JPH0458524A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0458524A JPH0458524A JP17100490A JP17100490A JPH0458524A JP H0458524 A JPH0458524 A JP H0458524A JP 17100490 A JP17100490 A JP 17100490A JP 17100490 A JP17100490 A JP 17100490A JP H0458524 A JPH0458524 A JP H0458524A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法に関し、
結晶回復後の膜質が良好なソース／ドレイン拡散層を浅
く形成することができ、低抵抗な素子を得ることができ
る半導体装置の製造方法を提供することを目的とし、 半導体層にイオン注入して該半導体層の結晶状態を乱す
工程と、比較的低温な第１のアニール処理をして前記工
程により生した結晶欠陥のうち結晶回復し易い結晶欠陥
を結晶回復させる工程と、結晶状態が乱された該半導体
層内に活性種をイオン注入する工程と、該第１のアニー
ル処理温度よりも高温な第２のアニール処理をして結晶
状態が乱された該半導体層の結晶回復と該活性種の活性
化とを行う工程とを含むように構成する。
く形成することができ、低抵抗な素子を得ることができ
る半導体装置の製造方法を提供することを目的とし、 半導体層にイオン注入して該半導体層の結晶状態を乱す
工程と、比較的低温な第１のアニール処理をして前記工
程により生した結晶欠陥のうち結晶回復し易い結晶欠陥
を結晶回復させる工程と、結晶状態が乱された該半導体
層内に活性種をイオン注入する工程と、該第１のアニー
ル処理温度よりも高温な第２のアニール処理をして結晶
状態が乱された該半導体層の結晶回復と該活性種の活性
化とを行う工程とを含むように構成する。
（産業上の利用分野〕
本発明は、ＭＯ３型トランジスタ等の製造方法に適用す
ることができ、特に、アニール処理して結晶回復させた
後の膜質が良好なソース／ドレイン拡散層を形成するこ
とができる半導体装置の製造方法に関する。
ることができ、特に、アニール処理して結晶回復させた
後の膜質が良好なソース／ドレイン拡散層を形成するこ
とができる半導体装置の製造方法に関する。
近年、ＭＯ３型半導体装置の微細化に伴い、ソース／ド
レイン等の拡散層を浅く形成する技術が要求されている
。拡散層を浅く形成する技術としては、前段階でＳｉ等
のイオンを注入することにより活性種が注入される領域
を予めアモルファス化し、アモルファス化された領域内
に活性種を注入して活性種注入のマイクロチャネリング
を押える技術が有効である。
レイン等の拡散層を浅く形成する技術が要求されている
。拡散層を浅く形成する技術としては、前段階でＳｉ等
のイオンを注入することにより活性種が注入される領域
を予めアモルファス化し、アモルファス化された領域内
に活性種を注入して活性種注入のマイクロチャネリング
を押える技術が有効である。
第３図（ａ）〜（ｄ）は従来の半導体装置の製造方法を
説明する図である。図示例の製造方法はＭＯＳトランジ
スタの製造方法に適用する場合である。第３図において
、３１は８１等からなる基板、３２はＳｉＯ□等からな
るゲート酸化膜、３３はポリＳｉ等からなるゲート電極
、３４はアモルファス層、３５はアモルファス層３４内
に形成された活性種注入層、３６はソース／ドレイン拡
散層、３７はゲー）を極３３上部に形成された拡散層で
ある。
説明する図である。図示例の製造方法はＭＯＳトランジ
スタの製造方法に適用する場合である。第３図において
、３１は８１等からなる基板、３２はＳｉＯ□等からな
るゲート酸化膜、３３はポリＳｉ等からなるゲート電極
、３４はアモルファス層、３５はアモルファス層３４内
に形成された活性種注入層、３６はソース／ドレイン拡
散層、３７はゲー）を極３３上部に形成された拡散層で
ある。
次り二その製造方法について説明する。
まず、第３図（ａ）に示すように、例えば熱酸化により
基板３１を酸化してシリコン酸化膜を形成し、例えばＣ
ＶＤ法によりシリコン酸化膜上にポリＳｉを堆積してポ
リシリコン膜を形成した後、例えばウェットエツチング
によりポリシリコン膜及びシリコン酸化膜を選択的にエ
ツチングしてゲー）・電極３３及びゲート酸化膜３２を
形成するとともに、基板３１を露出させる。
基板３１を酸化してシリコン酸化膜を形成し、例えばＣ
ＶＤ法によりシリコン酸化膜上にポリＳｉを堆積してポ
リシリコン膜を形成した後、例えばウェットエツチング
によりポリシリコン膜及びシリコン酸化膜を選択的にエ
ツチングしてゲー）・電極３３及びゲート酸化膜３２を
形成するとともに、基板３１を露出させる。
次に、第３図（ｂ）に示すように、ゲー］・電極３３を
マスクとしてＳｉ゛ （Ｇｅ”等でもよい）を基板３１
にイオン注入してアモルファス層３４を形成する。この
時、ゲート電極３３上部にもアモルファス層３４が形成
される。
マスクとしてＳｉ゛ （Ｇｅ”等でもよい）を基板３１
にイオン注入してアモルファス層３４を形成する。この
時、ゲート電極３３上部にもアモルファス層３４が形成
される。
次に、第３図（Ｃ）に示すように、ゲート電極３３をマ
スクとして活性種となるＢ” （ＢＦ２”等でもよい
）をアモルファス層３４内にイオン注入して活性種注入
層３５を形成する。
スクとして活性種となるＢ” （ＢＦ２”等でもよい
）をアモルファス層３４内にイオン注入して活性種注入
層３５を形成する。
次に、第３図（（１）に示すように、高温アニル処理に
よりアモルファス層３４の結晶回復と活性種注入層３５
の活性種の活性化とを行ってソース／ドレイン拡散層３
６を形成する。この時、ゲート電極３３上部にも拡散層
３７が形成される。
よりアモルファス層３４の結晶回復と活性種注入層３５
の活性種の活性化とを行ってソース／ドレイン拡散層３
６を形成する。この時、ゲート電極３３上部にも拡散層
３７が形成される。
そして、ゲート電極３３を覆うようにＰＳＧ等からなる
眉間絶縁膜を形成し、眉間絶縁膜にコンタクトホールを
形成した後、コンタクトホールを介してゲート電極３３
、ソース／ドレイン拡散層３６とコンタクトを取るよう
にＡ／２等からなる配線層を形成することにより、半導
体装置を得ることができる。
眉間絶縁膜を形成し、眉間絶縁膜にコンタクトホールを
形成した後、コンタクトホールを介してゲート電極３３
、ソース／ドレイン拡散層３６とコンタクトを取るよう
にＡ／２等からなる配線層を形成することにより、半導
体装置を得ることができる。
上記した従来の製造方法では、予めＳｉ゛を基板３１に
注入しアモルファス化して形成されたアモルファス層３
４内に活性種となるＢ゛を注入して活性種注入層３５を
形成しているため、アモルファス層３４内に活性種注入
層３５を形成しない場合よりも活性種注入層３５を浅く
形成することができる。そして、その後活性種の活性化
とアモルファス層３４の結晶回復のだめの高温アニール
処理を行っているため、浅く形成された活性種注入層３
５の活性種が活性化されてソース／ドレイン拡散層３６
が浅く形成されるとともに、アモルファス層３４が結晶
回復される。
注入しアモルファス化して形成されたアモルファス層３
４内に活性種となるＢ゛を注入して活性種注入層３５を
形成しているため、アモルファス層３４内に活性種注入
層３５を形成しない場合よりも活性種注入層３５を浅く
形成することができる。そして、その後活性種の活性化
とアモルファス層３４の結晶回復のだめの高温アニール
処理を行っているため、浅く形成された活性種注入層３
５の活性種が活性化されてソース／ドレイン拡散層３６
が浅く形成されるとともに、アモルファス層３４が結晶
回復される。
（発明が解決しようとする課題］
しかしながら、上記した従来の半導体装置の製造方法で
は、第４図（ａ）に示す如く、低エネルギー、低ドーズ
量でＳｉ゛を基板３】にイオン注入してアモルファス層
３４を形成した場合、アモルファス層３４下の基板３１
に結晶欠陥４１が生し、この結晶欠陥４１と活性種とな
るＢが結合し易い。このため、ソース／ドレイン拡散層
３６形成の際の高温アニール処理をすると、活性種の拡
散が非常に速くなり、活性種が基板３１深くまで拡散し
てしまいソ−ス／トレイン拡散層３６を浅く形成し難く
なるという問題があった。
は、第４図（ａ）に示す如く、低エネルギー、低ドーズ
量でＳｉ゛を基板３】にイオン注入してアモルファス層
３４を形成した場合、アモルファス層３４下の基板３１
に結晶欠陥４１が生し、この結晶欠陥４１と活性種とな
るＢが結合し易い。このため、ソース／ドレイン拡散層
３６形成の際の高温アニール処理をすると、活性種の拡
散が非常に速くなり、活性種が基板３１深くまで拡散し
てしまいソ−ス／トレイン拡散層３６を浅く形成し難く
なるという問題があった。
また、第４図（ｂ）に示す如く、高エネルギー高ドーズ
量でＳｉ゛を基板３１にイオン注入してアモルファス層
３４を形成した場合、アモルファス層３４下の基板３１
に結晶欠陥を多く含む結晶欠陥層４２が広く生じ、結晶
欠陥層４２とアモルファス層３４との界面が乱れる。こ
のため、アモルファス層３４を結晶回復させる高温アニ
ール処理を加えても結晶回復後の膜質が低下するという
問題があった。
量でＳｉ゛を基板３１にイオン注入してアモルファス層
３４を形成した場合、アモルファス層３４下の基板３１
に結晶欠陥を多く含む結晶欠陥層４２が広く生じ、結晶
欠陥層４２とアモルファス層３４との界面が乱れる。こ
のため、アモルファス層３４を結晶回復させる高温アニ
ール処理を加えても結晶回復後の膜質が低下するという
問題があった。
そこで、本発明は、結晶回復後の膜質が良好なソース／
ドレイン拡散層を浅く形成することができ、低抵抗な素
子を得ることができる半導体装置の製造方法を提供する
ことを目的としている。
ドレイン拡散層を浅く形成することができ、低抵抗な素
子を得ることができる半導体装置の製造方法を提供する
ことを目的としている。
本発明による半導体装置の製造方法は上記目的達成のた
め、半導体層（Ｓｉ等の基板、半導体層、ウェルを含む
）にイオン注入して該半導体層の結晶状態を乱す工程と
、比較的低温な第１のアニル処理をして前記工程により
生した結晶欠陥のうち結晶回復し易い結晶欠陥を結晶回
復させる工程と、結晶状態が乱された該半導体層内に活
性種をイオン注入する工程と、該第１のアニール処理温
度よりも高温な第２のアニール処理をして結晶状態が乱
された該半導体層の結晶回復と該活性種の活性化とを行
う工程と、を含むものである。
め、半導体層（Ｓｉ等の基板、半導体層、ウェルを含む
）にイオン注入して該半導体層の結晶状態を乱す工程と
、比較的低温な第１のアニル処理をして前記工程により
生した結晶欠陥のうち結晶回復し易い結晶欠陥を結晶回
復させる工程と、結晶状態が乱された該半導体層内に活
性種をイオン注入する工程と、該第１のアニール処理温
度よりも高温な第２のアニール処理をして結晶状態が乱
された該半導体層の結晶回復と該活性種の活性化とを行
う工程と、を含むものである。
本発明においては、後述するように、第１のアニール処
理は結晶状態が乱された半導体層が急速に結晶回復を起
こす温度より低い温度を選択して行われるのが好ましい
。
理は結晶状態が乱された半導体層が急速に結晶回復を起
こす温度より低い温度を選択して行われるのが好ましい
。
本発明においては、半導体層にイオン注入して半導体層
の結晶状態を乱しさえすればよいが、例えばアモルファ
ス状態まで結晶状態を乱してもよい。
の結晶状態を乱しさえすればよいが、例えばアモルファ
ス状態まで結晶状態を乱してもよい。
本発明では、前段階のイオン注入により導入された結晶
欠陥の内、比較的容易に回復する結晶欠陥を予め低温で
アニール処理することによって結晶回復させた後、Ｂ等
の活性種を注入している。
欠陥の内、比較的容易に回復する結晶欠陥を予め低温で
アニール処理することによって結晶回復させた後、Ｂ等
の活性種を注入している。
具体的には第２図に示すように、イオン注入後の結晶状
態をラマン分光法で測定したところ、結晶状態を大きく
乱した場合、４００°Ｃ近傍でラマン分光強度が強くな
っており急激な結晶回復が起こっていることが判る。ま
た、ラマン分光強度は、結晶状態には敏感であるが、結
晶欠陥の存在には鈍感であるので、図中での強度の急激
な立ち上がり温度（４００°Ｃ近傍）以下では、主に結
晶欠陥の回復のみが起こっていることが判る。本発明は
急激に結晶回復を起こす温度より低温でアニール処理を
工程に入れることにある。即ち、このような低温アニー
ル処理によって、結晶回復後の膜質及びこれら欠陥に依
存する増速拡散を抑制させることができる。
態をラマン分光法で測定したところ、結晶状態を大きく
乱した場合、４００°Ｃ近傍でラマン分光強度が強くな
っており急激な結晶回復が起こっていることが判る。ま
た、ラマン分光強度は、結晶状態には敏感であるが、結
晶欠陥の存在には鈍感であるので、図中での強度の急激
な立ち上がり温度（４００°Ｃ近傍）以下では、主に結
晶欠陥の回復のみが起こっていることが判る。本発明は
急激に結晶回復を起こす温度より低温でアニール処理を
工程に入れることにある。即ち、このような低温アニー
ル処理によって、結晶回復後の膜質及びこれら欠陥に依
存する増速拡散を抑制させることができる。
（実施例〕
以下、本発明を図面に基づいて説明する。
第１図は本発明に係る半導体装置の製造方法の一実施例
を説明する図である。図示例の製造方法はＭＯＳ）ラン
ジスタの製造方法に適用する場合である。これらの図に
おいて、１はＳｉ等からなる基板、２は５ｉ０２等から
なるゲート酸化膜、３はポリＳｉ等からなるゲート電極
、４はアモルファス層、５は結晶欠陥を多く含む結晶欠
陥層、６は結晶欠陥、７は活性種注入層、８はソース／
ドレイン拡散層、９は拡散層である。
を説明する図である。図示例の製造方法はＭＯＳ）ラン
ジスタの製造方法に適用する場合である。これらの図に
おいて、１はＳｉ等からなる基板、２は５ｉ０２等から
なるゲート酸化膜、３はポリＳｉ等からなるゲート電極
、４はアモルファス層、５は結晶欠陥を多く含む結晶欠
陥層、６は結晶欠陥、７は活性種注入層、８はソース／
ドレイン拡散層、９は拡散層である。
次に、その製造方法について説明する。
まず、第１図（ａ）に示すように、例えば熱酸化により
基板１を酸化して膜厚が例えば２００人のシリコン酸化
膜を形成し、例えばＣＶＤ法によりシリコン酸化膜上に
ポリＳｉを堆積して膜厚が例えば４０００人のポリシリ
コン膜を形成した後、例えばウェットエツチングにより
ポリシリコン膜及びシリコン酸化膜を選択的にエツチン
グしてゲート電極３及びゲート酸化膜２を形成するとと
もに、基板１を露出させる。
基板１を酸化して膜厚が例えば２００人のシリコン酸化
膜を形成し、例えばＣＶＤ法によりシリコン酸化膜上に
ポリＳｉを堆積して膜厚が例えば４０００人のポリシリ
コン膜を形成した後、例えばウェットエツチングにより
ポリシリコン膜及びシリコン酸化膜を選択的にエツチン
グしてゲート電極３及びゲート酸化膜２を形成するとと
もに、基板１を露出させる。
次に、第１図（ｂ）に示すように、ゲート電極３をマス
クとしてＧｅ” （Ｓｉ”等でもよい）を例えば４０
ＫｅＶ、’ ２ Ｘ ｌ Ｏ’ ４ Ｃ１ｎ−２の条
件で基板ｌにイオン注入して厚さが例えば５００人のア
モルファス層４を形成する。この時、ゲート電極３上部
にもアモルファス層４が形成される。また、ここでは高
エネルギー、高ドーズ量でイオン注入しているため、ア
モルファス層４下の基板１及びゲート電極３に結晶欠陥
を多く含む結晶欠陥層５が生じるとともに、結晶欠陥層
５下近傍の基板１及びゲート電極３に結晶欠陥６が生じ
る。
クとしてＧｅ” （Ｓｉ”等でもよい）を例えば４０
ＫｅＶ、’ ２ Ｘ ｌ Ｏ’ ４ Ｃ１ｎ−２の条
件で基板ｌにイオン注入して厚さが例えば５００人のア
モルファス層４を形成する。この時、ゲート電極３上部
にもアモルファス層４が形成される。また、ここでは高
エネルギー、高ドーズ量でイオン注入しているため、ア
モルファス層４下の基板１及びゲート電極３に結晶欠陥
を多く含む結晶欠陥層５が生じるとともに、結晶欠陥層
５下近傍の基板１及びゲート電極３に結晶欠陥６が生じ
る。
次に、第１図（Ｃ）に示すように、例えば４００゛Ｃ１
３０分の低温アニール処理をして結晶欠陥層５の結晶回
復し易い結晶欠陥と結晶欠陥層５下の基板１に生じた結
晶欠陥とを結晶回復させる。この時、結晶欠陥層５の結
晶回復し易い結晶欠陥が回復されて結晶欠陥層５の厚さ
が薄くなるとともに、結晶欠陥層５下の基板１に生じた
結晶欠陥がほとんど結晶回復される。
３０分の低温アニール処理をして結晶欠陥層５の結晶回
復し易い結晶欠陥と結晶欠陥層５下の基板１に生じた結
晶欠陥とを結晶回復させる。この時、結晶欠陥層５の結
晶回復し易い結晶欠陥が回復されて結晶欠陥層５の厚さ
が薄くなるとともに、結晶欠陥層５下の基板１に生じた
結晶欠陥がほとんど結晶回復される。
次に、第１図（ｄ）に示すように、ゲート電極３をマス
クとして活性種となるＢＦ、”（Ｂ−等でもよい）を１
０ＫｅＶ、３ ＸＩＯ”ｃｍ−２の条件でアモルファス
層４内にイオン注入して厚さが例えば５０人の活性種注
入層７を形成する。
クとして活性種となるＢＦ、”（Ｂ−等でもよい）を１
０ＫｅＶ、３ ＸＩＯ”ｃｍ−２の条件でアモルファス
層４内にイオン注入して厚さが例えば５０人の活性種注
入層７を形成する。
次に、第１図（ｅ）に示すように、例えば８００”Ｃ，
３０分の高温アニール処理をしてアモルファス層４及び
結晶欠陥層５の結晶回復と活性種の活性化とを行ってソ
ース／ドレイン拡散層８を形成する。この時、ゲート電
極３上部にも拡散層９が形成される。
３０分の高温アニール処理をしてアモルファス層４及び
結晶欠陥層５の結晶回復と活性種の活性化とを行ってソ
ース／ドレイン拡散層８を形成する。この時、ゲート電
極３上部にも拡散層９が形成される。
そして、ゲート電極３を覆うようにＰＳＧ等からなる眉
間絶縁膜を形成し、層間絶縁膜にコンタクトホールを形
成した後、コンタクトホールを介してゲート電極３、ソ
ース／ドレイン拡散層８とコンタクトを取るようにＡｆ
等からなる配線層を形成することにより、半導体装置を
得ることができる。
間絶縁膜を形成し、層間絶縁膜にコンタクトホールを形
成した後、コンタクトホールを介してゲート電極３、ソ
ース／ドレイン拡散層８とコンタクトを取るようにＡｆ
等からなる配線層を形成することにより、半導体装置を
得ることができる。
すなわち、上記実施例では、まず基板１にイオン注入し
て基板１の結晶状態を乱してアモルファス層４を形成す
るとともに、アモルファス層４下の基板１及びゲート電
極３の領域に結晶欠陥層５及び結晶欠陥６を生じさせた
後、低温アニール処理をして結晶欠陥層５の結晶回復し
易い結晶欠陥と結晶欠陥６を結晶回復させている。そし
て、このようにアモルファス層４の結晶回復し易い結晶
欠陥とアモルファス層６下の結晶欠陥６とを結晶回復さ
せた状態で活性種をイオン注入してアモルファス層４内
に活性種注入層７を形成し、次いで高温アニール処理し
てアモルファス層４の結晶回復と活性種の活性化を行っ
てソース／ドレイン拡散層８を形成している。このため
、従来の低温アニール処理して結晶回復させない場合よ
りも結晶回復後の膜質が良好なソース／ドレイン拡散層
８を浅く形成することができ、低抵抗な素子を得ること
ができる。
て基板１の結晶状態を乱してアモルファス層４を形成す
るとともに、アモルファス層４下の基板１及びゲート電
極３の領域に結晶欠陥層５及び結晶欠陥６を生じさせた
後、低温アニール処理をして結晶欠陥層５の結晶回復し
易い結晶欠陥と結晶欠陥６を結晶回復させている。そし
て、このようにアモルファス層４の結晶回復し易い結晶
欠陥とアモルファス層６下の結晶欠陥６とを結晶回復さ
せた状態で活性種をイオン注入してアモルファス層４内
に活性種注入層７を形成し、次いで高温アニール処理し
てアモルファス層４の結晶回復と活性種の活性化を行っ
てソース／ドレイン拡散層８を形成している。このため
、従来の低温アニール処理して結晶回復させない場合よ
りも結晶回復後の膜質が良好なソース／ドレイン拡散層
８を浅く形成することができ、低抵抗な素子を得ること
ができる。
なお、上記実施例では、ＭＯＳトランジスタのソース／
ドレイン拡散層８を形成する場合について説明したが、
本発明はこれに限定されるものではなく、バイポーラト
ランジスタのベース拡散層を形成する場合にも適用する
ことができる。
ドレイン拡散層８を形成する場合について説明したが、
本発明はこれに限定されるものではなく、バイポーラト
ランジスタのベース拡散層を形成する場合にも適用する
ことができる。
本発明によれば、結晶回復後の膜質が良好なソース／ド
レイン拡散層を浅（形成することができ、低抵抗な素子
を得ることができるという効果がある。
レイン拡散層を浅（形成することができ、低抵抗な素子
を得ることができるという効果がある。
第１図は本発明に係る半導体装置の製造方法の一実施例
の製造方法を説明する図、 第２図は本発明の詳細な説明する図、 第３図は従来例の製造方法を説明する図、第４図は従来
例の課題を説明する図である。 ｌ・・・・・・基板、 ３・・・・・・ゲート電極、 ４・・・・・・アモルファス層、 ５・・・・・・結晶欠陥層、 ６・−・・・・結晶欠陥、 ７・・・・・・活性種注入層、 ８・・・・・・ソース／ドレイン拡散層。 一実施例の製造方法を説明する図 第１図 第 図
の製造方法を説明する図、 第２図は本発明の詳細な説明する図、 第３図は従来例の製造方法を説明する図、第４図は従来
例の課題を説明する図である。 ｌ・・・・・・基板、 ３・・・・・・ゲート電極、 ４・・・・・・アモルファス層、 ５・・・・・・結晶欠陥層、 ６・−・・・・結晶欠陥、 ７・・・・・・活性種注入層、 ８・・・・・・ソース／ドレイン拡散層。 一実施例の製造方法を説明する図 第１図 第 図
Claims (2)
- （１）半導体層（１）にイオン注入して該半導体層（１
）の結晶状態を乱す工程と、 比較的低温な第１のアニール処理をして前記工程により
生じた結晶欠陥のうち結晶回復し易い結晶欠陥を結晶回
復させる工程と、 結晶状態が乱された該半導体層（１）内に活性種をイオ
ン注入する工程と、 該第１のアニール処理温度よりも高温な第２のアニール
処理をして結晶状態が乱された該半導体層（１）の結晶
回復と該活性種の活性化とを行う工程とを含むことを特
徴とする半導体装置の製造方法。 - （２）前記第１のアニール処理は結晶状態が乱された前
記半導体層（１）が急速に結晶回復を起こす温度より低
い温度を選択して行われることを特徴とする請求項１記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17100490A JPH0458524A (ja) | 1990-06-27 | 1990-06-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17100490A JPH0458524A (ja) | 1990-06-27 | 1990-06-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0458524A true JPH0458524A (ja) | 1992-02-25 |
Family
ID=15915322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17100490A Pending JPH0458524A (ja) | 1990-06-27 | 1990-06-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0458524A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005096357A1 (ja) * | 2004-03-31 | 2005-10-13 | Matsushita Electric Industrial Co., Ltd. | 半導体装置の製造方法 |
| JP2008544517A (ja) * | 2005-06-16 | 2008-12-04 | エヌエックスピー ビー ヴィ | ポリシリコン電極を有する半導体デバイス |
-
1990
- 1990-06-27 JP JP17100490A patent/JPH0458524A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005096357A1 (ja) * | 2004-03-31 | 2005-10-13 | Matsushita Electric Industrial Co., Ltd. | 半導体装置の製造方法 |
| CN100401476C (zh) * | 2004-03-31 | 2008-07-09 | 松下电器产业株式会社 | 半导体器件的制造方法 |
| US7737012B2 (en) | 2004-03-31 | 2010-06-15 | Panasonic Corporation | Manufacturing method of a semiconductor device |
| JP2008544517A (ja) * | 2005-06-16 | 2008-12-04 | エヌエックスピー ビー ヴィ | ポリシリコン電極を有する半導体デバイス |
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