JPH0377342A - 半導体集積回路の検査方法 - Google Patents
半導体集積回路の検査方法Info
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- JPH0377342A JPH0377342A JP21384989A JP21384989A JPH0377342A JP H0377342 A JPH0377342 A JP H0377342A JP 21384989 A JP21384989 A JP 21384989A JP 21384989 A JP21384989 A JP 21384989A JP H0377342 A JPH0377342 A JP H0377342A
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- chips
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 title abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 238000007689 inspection Methods 0.000 claims abstract description 23
- 239000000523 sample Substances 0.000 claims abstract description 21
- 230000002950 deficient Effects 0.000 claims abstract description 10
- 238000012360 testing method Methods 0.000 claims description 25
- 238000010586 diagram Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
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- 230000010354 integration Effects 0.000 description 1
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路のウェハ段階で複数チップを同
時に並列して検査する検査装置および検査方法に関する
ものである。
時に並列して検査する検査装置および検査方法に関する
ものである。
従来の技術
半導体集積回路は、年々、集積度が増大し、この機能検
査に長時間が必要となってきている。また機能も複雑な
ものとなり、機能検査を行う検査機も高価になっできて
いる。このため、半導体集積回路の機能検査に要するコ
ストは、年々増大してきている。このような検査コスト
を下げるｈ法に、複数デバイスを１つのデバイスとみた
て、検査機で発生した種々の検査条件を複数デバイスに
同時に印加し、て検査する同時並列検査技術がある。
査に長時間が必要となってきている。また機能も複雑な
ものとなり、機能検査を行う検査機も高価になっできて
いる。このため、半導体集積回路の機能検査に要するコ
ストは、年々増大してきている。このような検査コスト
を下げるｈ法に、複数デバイスを１つのデバイスとみた
て、検査機で発生した種々の検査条件を複数デバイスに
同時に印加し、て検査する同時並列検査技術がある。
第２図はこのような従来の検査機を用いた検査方法を示
すものである。第２図において、ウェハ８上の半導体集
積回路チップ１とチップ２の電極上に同時に、ブＱ−ブ
を立て、チップ１の電極上に立てられたプローブは検査
機の電圧源３と接続され、チップ２の電極上に立てられ
たプローブは検査機の電圧源４と接続され、チップ１，
２の両接地電極は、検査機の接地点５に接続される。検
査機的電圧源３と電圧源４からチップ１，２に対し同時
に電圧をｆ１加し、２つのチップの電流を１−時に測定
することができる。
すものである。第２図において、ウェハ８上の半導体集
積回路チップ１とチップ２の電極上に同時に、ブＱ−ブ
を立て、チップ１の電極上に立てられたプローブは検査
機の電圧源３と接続され、チップ２の電極上に立てられ
たプローブは検査機の電圧源４と接続され、チップ１，
２の両接地電極は、検査機の接地点５に接続される。検
査機的電圧源３と電圧源４からチップ１，２に対し同時
に電圧をｆ１加し、２つのチップの電流を１−時に測定
することができる。
発明が解決しようとする課題
しかしながら、同時に測定するチップは必ずしもずべて
が良品チップでなく、不良チップがある場合がある。又
、電気特性を良好にするため半導体集積回路の基板電位
を、接地レベルよりも負にする基板電位発生回路６．７
が半導体集積回路チップ１．２に組込まれている。この
基板電位発生回路６．７の出力端子は、基板上の不純物
拡散届に直接コンタクトがとられＣおり、基板に電位を
印加している。ところが、同時に測定するチップの基板
電位発生回路６．７の１つが不良で、基板電位発生回路
の出力部がチップの接地点とリークやショートシ、てい
た場合、基板電位発生回路が正常動作し、ているチップ
も、基板がつながっているため、基板電位を正常な電位
に保つことか困難で、正しい機能検査ができなくなると
いう問題かあ・った。
が良品チップでなく、不良チップがある場合がある。又
、電気特性を良好にするため半導体集積回路の基板電位
を、接地レベルよりも負にする基板電位発生回路６．７
が半導体集積回路チップ１．２に組込まれている。この
基板電位発生回路６．７の出力端子は、基板上の不純物
拡散届に直接コンタクトがとられＣおり、基板に電位を
印加している。ところが、同時に測定するチップの基板
電位発生回路６．７の１つが不良で、基板電位発生回路
の出力部がチップの接地点とリークやショートシ、てい
た場合、基板電位発生回路が正常動作し、ているチップ
も、基板がつながっているため、基板電位を正常な電位
に保つことか困難で、正しい機能検査ができなくなると
いう問題かあ・った。
課題を解決するための手段
以上のような問題点を解決するため、本発明は、半導体
集積回路のウェハ段階での検査において、袂数チップに
同時にプローブを立て、前記複数チップの接地端子に立
てられたプローブと検査機の接地点との間にそれぞれ電
気的接続を切りはなしができるリレー等のスイッチを入
れた検査機を用いて同時並列検査を行うようにしたもの
である。
集積回路のウェハ段階での検査において、袂数チップに
同時にプローブを立て、前記複数チップの接地端子に立
てられたプローブと検査機の接地点との間にそれぞれ電
気的接続を切りはなしができるリレー等のスイッチを入
れた検査機を用いて同時並列検査を行うようにしたもの
である。
作用
り記構成により、基板電位発生回路の出力部と接地点と
がチップ内でショートしている不良ザソブが同時並列検
査時に含まれていても、不良チップの接地点を検査機の
接地点から切りはなすことによって基板電位を正常に基
板に印加することか可能となる。
がチップ内でショートしている不良ザソブが同時並列検
査時に含まれていても、不良チップの接地点を検査機の
接地点から切りはなすことによって基板電位を正常に基
板に印加することか可能となる。
実施例
本発明の一実施例を第１図を用いて説明する。
第１、図において、ウェハ１０上の半導体集積回路チッ
プ１１と、チップ１２の電極に、同時に、プローブを立
てる。チップ１１の電極上に立てられたプローブは検査
機の電圧源１３と接続され、チップ１２の電極上に立て
られたプローブは検査機の電圧源１４と接続されている
。チップ１１の接地電極上に立てられたプローブと検査
機の接地点１５との間にリレー１８が接続されており、
チップ１２の接地電極上に立てられたプローブと検査機
の接地点１５との間にリレー１９が接続された検査機に
しである。チップ１１とチップ１２の同時並列検査時に
は、リレー１８．１９は閉じられている。チップ１１と
チップ１２には、それぞれ基板電位発生回路１６．１７
があり、同時並列検査をする前にチップ単独での基板電
位発生回路の検査をする。つまり、リレー１９を開放し
、てチップ１１の基板電位発生回路１６を検査し、次に
リレー１８を開放してチップ１２の基板電位発生回路１
７を検査する。チップ１１．チップ］２の両方の基板電
位発生回路１６．１７が良好な時、この後、リレー１８
．１９を閉じて続けてチップ１１とチップ１２の同時並
列の種々の特性検査ができる。ここでチップ１２の基板
電位発生回路１７が不良であった場合、チップ１１の基
板電位に悪影響を与えないように、リレー１９を開放し
て、チップ１２の接地電極を検査機から切りはなすこと
が可能となり、続けてチップ１１は正確に種々の特性検
査をすることができる。
プ１１と、チップ１２の電極に、同時に、プローブを立
てる。チップ１１の電極上に立てられたプローブは検査
機の電圧源１３と接続され、チップ１２の電極上に立て
られたプローブは検査機の電圧源１４と接続されている
。チップ１１の接地電極上に立てられたプローブと検査
機の接地点１５との間にリレー１８が接続されており、
チップ１２の接地電極上に立てられたプローブと検査機
の接地点１５との間にリレー１９が接続された検査機に
しである。チップ１１とチップ１２の同時並列検査時に
は、リレー１８．１９は閉じられている。チップ１１と
チップ１２には、それぞれ基板電位発生回路１６．１７
があり、同時並列検査をする前にチップ単独での基板電
位発生回路の検査をする。つまり、リレー１９を開放し
、てチップ１１の基板電位発生回路１６を検査し、次に
リレー１８を開放してチップ１２の基板電位発生回路１
７を検査する。チップ１１．チップ］２の両方の基板電
位発生回路１６．１７が良好な時、この後、リレー１８
．１９を閉じて続けてチップ１１とチップ１２の同時並
列の種々の特性検査ができる。ここでチップ１２の基板
電位発生回路１７が不良であった場合、チップ１１の基
板電位に悪影響を与えないように、リレー１９を開放し
て、チップ１２の接地電極を検査機から切りはなすこと
が可能となり、続けてチップ１１は正確に種々の特性検
査をすることができる。
発明の効果
以−にのように本発明によれば、ウェハ上で隣接するチ
ップが不良であっても、複数チップの正確な同時並列検
査を実施することが可能となる。
ップが不良であっても、複数チップの正確な同時並列検
査を実施することが可能となる。
第１図は本発明の一実施例を説明する概略図、第２図は
従来例を説明するための概略図である。 〕、２．１．１．１２・・・・・・半導体集積回路チッ
プ、８，１０・・・・・・ウェハ ３，４，１３．１４
・・・・・・検査機の電圧源、５，１５・・・・・・検
査機の接地点、６，７．１６．１７・・・・・・基板電
位発生回路、１８．１９・・・・・・リレー
従来例を説明するための概略図である。 〕、２．１．１．１２・・・・・・半導体集積回路チッ
プ、８，１０・・・・・・ウェハ ３，４，１３．１４
・・・・・・検査機の電圧源、５，１５・・・・・・検
査機の接地点、６，７．１６．１７・・・・・・基板電
位発生回路、１８．１９・・・・・・リレー
Claims (2)
- （１）ウェハ上に構成された複数チップの各被検査電極
に同時に立てられた複数のプローブに検査機の電圧源を
それぞれ接続するとともに、前記複数チップの各接地電
極に立てられた複数のプローブと前記検査機の接地点の
間にそれぞれ電気的接続の切りはなしができる複数のス
イッチを挿入したことを特徴とする半導体集積回路の検
査装置。 - （２）ウェハ上に構成された複数チップの各被検査電極
に同時に立てられた複数のプローブに検査機の電圧源を
それぞれ接続するとともに、前記複数チップの各接地電
極に立てられた複数のプローブと前記検査機の接地点の
間にそれぞれ電気的接続の切りはなしができる複数のス
イッチを挿入した検査機を用い、まず前記複数のスイッ
チを順次１つずつ閉じて各チップ単独でそれぞれのチッ
プ上に組込まれた基板電位発生回路の良、不良を検査し
、前記複数チップのすべての基板電位発生回路が良品の
場合は、その後前記複数のスイッチをすべて閉じ、前記
複数チップの各被検査電極に前記電圧源からの電圧を同
時に印加して前記複数チップを同時並列検査し、いずれ
かのチップの基板電位発生回路が不良の場合は、不良チ
ップに対応する前記スイッチのみを開き、それ以外のス
イッチを閉じて良品チップのみを同時並列検査すること
を特徴とする半導体集積回路の検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213849A JPH07120695B2 (ja) | 1989-08-18 | 1989-08-18 | 半導体集積回路の検査装置および検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213849A JPH07120695B2 (ja) | 1989-08-18 | 1989-08-18 | 半導体集積回路の検査装置および検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0377342A true JPH0377342A (ja) | 1991-04-02 |
| JPH07120695B2 JPH07120695B2 (ja) | 1995-12-20 |
Family
ID=16646036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1213849A Expired - Lifetime JPH07120695B2 (ja) | 1989-08-18 | 1989-08-18 | 半導体集積回路の検査装置および検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120695B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57128938A (en) * | 1981-02-04 | 1982-08-10 | Yamagata Nippon Denki Kk | Device for measuring characteristic of semiconductor |
| JPS6118144A (ja) * | 1984-07-04 | 1986-01-27 | Mitsubishi Electric Corp | 半導体デバイス測定装置 |
-
1989
- 1989-08-18 JP JP1213849A patent/JPH07120695B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57128938A (en) * | 1981-02-04 | 1982-08-10 | Yamagata Nippon Denki Kk | Device for measuring characteristic of semiconductor |
| JPS6118144A (ja) * | 1984-07-04 | 1986-01-27 | Mitsubishi Electric Corp | 半導体デバイス測定装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07120695B2 (ja) | 1995-12-20 |
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Legal Events
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081220 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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