JPH0377415A - ゲイン切替回路 - Google Patents
ゲイン切替回路Info
- Publication number
- JPH0377415A JPH0377415A JP21360689A JP21360689A JPH0377415A JP H0377415 A JPH0377415 A JP H0377415A JP 21360689 A JP21360689 A JP 21360689A JP 21360689 A JP21360689 A JP 21360689A JP H0377415 A JPH0377415 A JP H0377415A
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- JP
- Japan
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- amplifier circuit
- differential amplifier
- resistor
- circuit
- transistor
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- Pending
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- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は差動増幅回路のゲイン切替回路に関するもの
である。
である。
第３図は従来のゲイン切替回路の回路図を示す。
図において、ｌは差動増幅回路、２．３は差動増幅回路
１の増幅度を決定する抵抗で、差動増幅回路１のマイナ
ス側入力に接続されている。４はボルテイジフオロア回
路、５は基準電源で、ボルテイジフオロア回路４と差動
増幅回路１のプラス側入力にそれぞれ接続されている。
１の増幅度を決定する抵抗で、差動増幅回路１のマイナ
ス側入力に接続されている。４はボルテイジフオロア回
路、５は基準電源で、ボルテイジフオロア回路４と差動
増幅回路１のプラス側入力にそれぞれ接続されている。
６はコントロール信号（ａｏｎＤによりスイッチングす
るスイッチ回路である。
るスイッチ回路である。
次に動作について説明する。
差動増幅回路１はマイナス側入力に抵抗２．３（抵抗値
Ｒ１ｍ ”！ ）が接続され、反転増幅回路を形成しＲ
，／Ｒ１のゲインを有し、プラス側入力は基準電圧Ｖｒ
ｓｆに接続され、 ＩＮ入力の電圧Ｖｉと反転増幅回路
の出力電圧Ｖｏの関係は。
Ｒ１ｍ ”！ ）が接続され、反転増幅回路を形成しＲ
，／Ｒ１のゲインを有し、プラス側入力は基準電圧Ｖｒ
ｓｆに接続され、 ＩＮ入力の電圧Ｖｉと反転増幅回路
の出力電圧Ｖｏの関係は。
Ｖ（１＝ （Ｒ，／ Ｒ１） Ｖｌ −
（１）で表わされ、Ｖｒ＠ｆを中心にし出力される（波
形は第４図（ｂ）参照）。差動増幅回路４はボルテイジ
フオロア回路を構成し、プラス側入力の電圧Ｖｒ＠ｆを
出力する（波形は第４図（（１）参照）。
（１）で表わされ、Ｖｒ＠ｆを中心にし出力される（波
形は第４図（ｂ）参照）。差動増幅回路４はボルテイジ
フオロア回路を構成し、プラス側入力の電圧Ｖｒ＠ｆを
出力する（波形は第４図（（１）参照）。
次いで、スイッチ６によりＯＵＴ端子端子波形（＆）を
出力するか、波形（６）を出力する。
出力するか、波形（６）を出力する。
例えハ、コントロール（ｅｏｎｔ） （８号がローレベ
ルの時、スイッチ６が％Ａ′に接続され、ハイレベルの
時１Ｂ′に接続されるとすると、コントロール（ｅｏｎ
ｔ ）信号第４図（ｄ）により、ローレベルの時は入力
Ｖｉ １ｔＲ，／ Ｒ１倍された出力ＶＯを、ハイレベ
ルの時は出力ＶｒａｒをＯＵＴ端子に出力する（第４図
（６））。
ルの時、スイッチ６が％Ａ′に接続され、ハイレベルの
時１Ｂ′に接続されるとすると、コントロール（ｅｏｎ
ｔ ）信号第４図（ｄ）により、ローレベルの時は入力
Ｖｉ １ｔＲ，／ Ｒ１倍された出力ＶＯを、ハイレベ
ルの時は出力ＶｒａｒをＯＵＴ端子に出力する（第４図
（６））。
従来のゲイン切替回路は以上のように構成されていたの
で、差動増幅回路を２つ、スイッチングを１つ構成しな
ければならず、おのずと規模が大ｈ＜ｆｘす、素子数が
増加しコストが上昇するという問題点があった。
で、差動増幅回路を２つ、スイッチングを１つ構成しな
ければならず、おのずと規模が大ｈ＜ｆｘす、素子数が
増加しコストが上昇するという問題点があった。
この発明は、上記のような問題点を解消するためにｆＪ
されたもので、素子数が削減できるとともに、コストの
安価なゲイン切替回路を得ることを目的とする。
されたもので、素子数が削減できるとともに、コストの
安価なゲイン切替回路を得ることを目的とする。
この発明ｉζ係るゲイン切替回路はＮＰ階トランジスタ
とＰＮＰ型トランジスタおよび抵抗を設け、ＮＰＮ型ト
ランジスタハイレベルによるＯＮによってＰＮＰ型トラ
ンジスタをＯＮさせて抵抗を短絡するように構成したも
のである。
とＰＮＰ型トランジスタおよび抵抗を設け、ＮＰＮ型ト
ランジスタハイレベルによるＯＮによってＰＮＰ型トラ
ンジスタをＯＮさせて抵抗を短絡するように構成したも
のである。
この発明におけるＰＮＰ型トランジスタは、 ＮＰＮ型
トランジスタのベース入力にハイレベルが入力されＮＰ
Ｎ型トランジスタがＯＮすることＥこより、ＰＮＰ型ト
ランジスタも同時にＯＮＬ、、このＯＮの期間抵抗をシ
ョートし、Ｒ，／Ｒ，倍の反転増幅回路をボルテイジフ
オロア回路として動作する。
トランジスタのベース入力にハイレベルが入力されＮＰ
Ｎ型トランジスタがＯＮすることＥこより、ＰＮＰ型ト
ランジスタも同時にＯＮＬ、、このＯＮの期間抵抗をシ
ョートし、Ｒ，／Ｒ，倍の反転増幅回路をボルテイジフ
オロア回路として動作する。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例によるゲイン切替回路の回
路図で、図中符号は前記従来のものｌζ対応する部分に
同一符号を付す。
路図で、図中符号は前記従来のものｌζ対応する部分に
同一符号を付す。
図１ζおいて、ｌは差動増幅回路、２は入力ＩＮと差動
増幅回路ｌのマイナス側入力に接続された抵抗、３は差
動増幅回路ｌのマイナス側入力と出力との間に接続され
た抵抗、５は差動増幅回路１のプラス側入力に接続され
た基準電源Ｖｒ＠ｆ、１０は差動増幅回路１の出力とエ
ミッタを接続、マイナス側入力とコレクタを接続された
ＰＮＰ型トランジスタ、９はＰＮＰ型トランジスタ１０
のベースとエミッタ間に接続された抵抗、７はエミッタ
接地されたＮＰＮ型のスイッチングトランジスタで、そ
のベースはコントロール信号Ｉζ接続されている。８は
ＮＰＮ型トランジスタ７のコレクタと％１ｏのＰＮＰ型
トランジスタのベースとの間ｌζ接続された抵抗である
。
増幅回路ｌのマイナス側入力に接続された抵抗、３は差
動増幅回路ｌのマイナス側入力と出力との間に接続され
た抵抗、５は差動増幅回路１のプラス側入力に接続され
た基準電源Ｖｒ＠ｆ、１０は差動増幅回路１の出力とエ
ミッタを接続、マイナス側入力とコレクタを接続された
ＰＮＰ型トランジスタ、９はＰＮＰ型トランジスタ１０
のベースとエミッタ間に接続された抵抗、７はエミッタ
接地されたＮＰＮ型のスイッチングトランジスタで、そ
のベースはコントロール信号Ｉζ接続されている。８は
ＮＰＮ型トランジスタ７のコレクタと％１ｏのＰＮＰ型
トランジスタのベースとの間ｌζ接続された抵抗である
。
次に動作について説明する。ｌの差動増幅回路の＋側入
力に基準電源Ｖｒ＊ｒが接続されている。
力に基準電源Ｖｒ＊ｒが接続されている。
１）コントロール（ａｏｎｔ） Ｍ 号がローレベルの
場合：ＮＰＮ型トランジスタ７がＯＦＦであるためＰＮ
ＰＮＰＮトランジスタがＯＦＦとなり、差動増幅回路１
のマイナス側入力抵抗Ｒ１と負帰還抵抗只、により、Ｉ
Ｎ入力電圧ＶｉとＯＵＴ端子電圧ｖ、は Ｖｏ ＝ （Ｒ＠ ／ Ｒ１） Ｘ ＶＬの関係が成立
し、出力ｌこＲ，／Ｒ，倍のゲインの出力電圧が、中心
電圧Ｖｒａｆとして出力される。
場合：ＮＰＮ型トランジスタ７がＯＦＦであるためＰＮ
ＰＮＰＮトランジスタがＯＦＦとなり、差動増幅回路１
のマイナス側入力抵抗Ｒ１と負帰還抵抗只、により、Ｉ
Ｎ入力電圧ＶｉとＯＵＴ端子電圧ｖ、は Ｖｏ ＝ （Ｒ＠ ／ Ｒ１） Ｘ ＶＬの関係が成立
し、出力ｌこＲ，／Ｒ，倍のゲインの出力電圧が、中心
電圧Ｖｒａｆとして出力される。
１１）：ｙントロール（ｏｏｎｔ）信号がハイレベルの
場合：ＮＰＮ型トランジスタ７がＯＮＥ、、電流工を抵
抗８を通して引き込む。この場合の抵抗８は電流制限用
の抵抗として働く。
場合：ＮＰＮ型トランジスタ７がＯＮＥ、、電流工を抵
抗８を通して引き込む。この場合の抵抗８は電流制限用
の抵抗として働く。
次ｉこＰＮＰ型トランジスタ】０のベースから電流が引
かれるため、ＰＮＰ型トランジスタ１０がＯＮ［、、エ
ミッターコレクタ間がショートされ、差動増幅回路ｌは
ボルテイジフオロア回路として働き、ＯＵＴ出力として
、Ｖｒｖｆの基ｉ！Ｉｔ圧が出力される。
かれるため、ＰＮＰ型トランジスタ１０がＯＮ［、、エ
ミッターコレクタ間がショートされ、差動増幅回路ｌは
ボルテイジフオロア回路として働き、ＯＵＴ出力として
、Ｖｒｖｆの基ｉ！Ｉｔ圧が出力される。
以上のように本実施例の回路はＰＮＰＮＰＮトランジス
タのエミッターコレクタ間電圧ｖＢＥとした場合、出力
電力Ｖｏが ｖｏ −（Ｒ１／ Ｒ１） Ｖｘ Ｖｒ ５ｒ−ＶＢＢ Ｓ Ｖｏ ５Ｖｒａ４ ＋ＶＢＢ
・＝ ＋２１上記（２）式の範囲となる場合使
用可能であり、少ない素子数でゲイン切替回路が構成で
きる。
タのエミッターコレクタ間電圧ｖＢＥとした場合、出力
電力Ｖｏが ｖｏ −（Ｒ１／ Ｒ１） Ｖｘ Ｖｒ ５ｒ−ＶＢＢ Ｓ Ｖｏ ５Ｖｒａ４ ＋ＶＢＢ
・＝ ＋２１上記（２）式の範囲となる場合使
用可能であり、少ない素子数でゲイン切替回路が構成で
きる。
第２図はこの発明の他の実施例を示すゲイン切替回路の
回路図で、上記第１図の実施例と相異する点はＰＮＰＮ
ＰＮトランジスタのベースと抵抗９との間にダイオード
１１が設けられている。
回路図で、上記第１図の実施例と相異する点はＰＮＰＮ
ＰＮトランジスタのベースと抵抗９との間にダイオード
１１が設けられている。
この第２図の場合は第１図に対してダイオード１１が追
加され、上記（２）式の範囲以上のダイナミックレンジ
が必要な場合に使用ができる。ただし、この場合は差動
増幅回路ｌのダイナミックレンジにより出力ＶＯの（最
大）範囲が決定されたゲイン切替回路が構成される。
加され、上記（２）式の範囲以上のダイナミックレンジ
が必要な場合に使用ができる。ただし、この場合は差動
増幅回路ｌのダイナミックレンジにより出力ＶＯの（最
大）範囲が決定されたゲイン切替回路が構成される。
なお、この他の実施例は従来のものと同様の第４図のタ
イムチャートの動作を実現するものである。
イムチャートの動作を実現するものである。
以上の如くこの発明によれば下記のような効果がある。
（Ａ）１つの差動増幅回路をコントロール信号ｌこより
反転増幅回路と、ボルテイジフオロア回路として動作し
出力電圧Ｖｏが、Ｖｒ＠ｆ −ＶＢＢ ’５． Ｖｏ
Ｓ Ｖｒ＠ｆ＋ｖＢＥの範囲で動作するよう構成したの
で素子数を少なくし、安価にできる。
反転増幅回路と、ボルテイジフオロア回路として動作し
出力電圧Ｖｏが、Ｖｒ＠ｆ −ＶＢＢ ’５． Ｖｏ
Ｓ Ｖｒ＠ｆ＋ｖＢＥの範囲で動作するよう構成したの
で素子数を少なくし、安価にできる。
Φ）１つの差動増幅回路をコントロール信号により反転
増幅回路とボルティジフォロア回路トシて動作シ、ダイ
オードを挿入したので、出力電圧Ｖｏのダイナミックレ
ンジを天上くとる事ができ、素子数を少なくし、安価に
出来る。
増幅回路とボルティジフォロア回路トシて動作シ、ダイ
オードを挿入したので、出力電圧Ｖｏのダイナミックレ
ンジを天上くとる事ができ、素子数を少なくし、安価に
出来る。
第１図はこの発明の一実施例であるゲイン切替回路の回
路図、第２図はこの発明の他の実施例を示すゲイン切替
回路の回路図、第３図は従来のゲイン切替回路の回路図
、第４図は従来およびこの発明の入出力波形のタイムチ
ャートである。 図において、ｌは差動増幅回路、２，３，８゜９は抵抗
、７はＮＰＮ型トランジスタ、１ｏはＰＮＰ型トランジ
ス々、１】はダイオードを示す。 なお、図中、同一符号は同一、又は相当部分を示す。
路図、第２図はこの発明の他の実施例を示すゲイン切替
回路の回路図、第３図は従来のゲイン切替回路の回路図
、第４図は従来およびこの発明の入出力波形のタイムチ
ャートである。 図において、ｌは差動増幅回路、２，３，８゜９は抵抗
、７はＮＰＮ型トランジスタ、１ｏはＰＮＰ型トランジ
ス々、１】はダイオードを示す。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 差動増幅回路のマイナス側入力に、第１の抵抗が接続さ
れ、前記マイナス側入力と、差動増幅回路の出力との間
に第２抵抗が接続され、前記差動増幅回路のプラス側入
力に基準電圧が接続され、反転増幅回路を構成し、更に
前記差動増幅回路の出力とエミッタ接続、マイナス側入
力とコレクタ接続されたＰＮＰ型トランジスタ、このＰ
ＮＰ型トランジスタのベースと電流制限用の第３の抵抗
が接続され、第３の抵抗の他の一方はエミッタ接地され
たＰＮＰ型トランジスタのコレクタに接続し、前記ＰＮ
Ｐ型トランジスタのエミッタ−ベース間にリークカット
用の第４の抵抗が接続されたことを特徴とするゲイン切
替回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21360689A JPH0377415A (ja) | 1989-08-19 | 1989-08-19 | ゲイン切替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21360689A JPH0377415A (ja) | 1989-08-19 | 1989-08-19 | ゲイン切替回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0377415A true JPH0377415A (ja) | 1991-04-03 |
Family
ID=16641967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21360689A Pending JPH0377415A (ja) | 1989-08-19 | 1989-08-19 | ゲイン切替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0377415A (ja) |
-
1989
- 1989-08-19 JP JP21360689A patent/JPH0377415A/ja active Pending
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