JPH05308276A - Ｅｃｌゲート - Google Patents
ＥｃｌゲートInfo
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- JPH05308276A JPH05308276A JP11100192A JP11100192A JPH05308276A JP H05308276 A JPH05308276 A JP H05308276A JP 11100192 A JP11100192 A JP 11100192A JP 11100192 A JP11100192 A JP 11100192A JP H05308276 A JPH05308276 A JP H05308276A
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Abstract
(57)【要約】
【目的】消費電力を低減し、かつ、出力信号の伝達速度
を高速化する。 【構成】エミッタホロア回路３０は、トランジスタＱ３
及びＱ４のエミッタと低電位側電源供給線ＶＥＥとの間
に差動増幅回路を接続し、この差動増幅回路の１対のト
ランジスタＱ５及びＱ６のベースをそれぞれカレントス
イッチ回路１０の１対のトランジスタＱ１及びＱ２のベ
ースに接続している。ＶＩ＞ＶＲとすると、トランジス
タＱ３がオフ、トランジスタＱ４がオン、トランジスタ
Ｑ５がオン、トランジスタＱ６がオフになって、出力信
号線Ｘの電位が高速に低レベルとなり、出力信号線Ｙの
電位が高速に高レベルとなる。エミッタホロア回路３０
は定電流源を１個のみ備えているので、低消費電力とな
る。
を高速化する。 【構成】エミッタホロア回路３０は、トランジスタＱ３
及びＱ４のエミッタと低電位側電源供給線ＶＥＥとの間
に差動増幅回路を接続し、この差動増幅回路の１対のト
ランジスタＱ５及びＱ６のベースをそれぞれカレントス
イッチ回路１０の１対のトランジスタＱ１及びＱ２のベ
ースに接続している。ＶＩ＞ＶＲとすると、トランジス
タＱ３がオフ、トランジスタＱ４がオン、トランジスタ
Ｑ５がオン、トランジスタＱ６がオフになって、出力信
号線Ｘの電位が高速に低レベルとなり、出力信号線Ｙの
電位が高速に高レベルとなる。エミッタホロア回路３０
は定電流源を１個のみ備えているので、低消費電力とな
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＥＣＬゲートに関す
る。
る。
【０００２】
【従来の技術】図４は、従来のＥＣＬゲートを示す。
【０００３】このＥＣＬゲートは、カレントスイッチ回
路１０と、カレントスイッチ回路１０の出力の駆動能力
を増幅するためのエミッタホロア回路２０とからなる。
路１０と、カレントスイッチ回路１０の出力の駆動能力
を増幅するためのエミッタホロア回路２０とからなる。
【０００４】カレントスイッチ回路１０は、一対のＮＰ
Ｎ型トランジスタＱ１及びＱ２のエミッタが共に定電流
源１１の入力端に接続され、定電流源１１の出力端が低
電位側電源供給線ＶＥＥに接続され、ＮＰＮ型トランジ
スタＱ１及びＱ２のコレクタがそれぞれ抵抗Ｒ１及びＲ
２を介して高電位側電源供給線ＧＮＤに接続されてい
る。
Ｎ型トランジスタＱ１及びＱ２のエミッタが共に定電流
源１１の入力端に接続され、定電流源１１の出力端が低
電位側電源供給線ＶＥＥに接続され、ＮＰＮ型トランジ
スタＱ１及びＱ２のコレクタがそれぞれ抵抗Ｒ１及びＲ
２を介して高電位側電源供給線ＧＮＤに接続されてい
る。
【０００５】エミッタホロア回路２０は、ＮＰＮ型トラ
ンジスタＱ３のベース、コレクタ及びエミッタがそれぞ
れＮＰＮ型トランジスタＱ１のコレクタ、高電位側電源
供給線ＧＮＤ及び回路素子２１の一端に接続され、ＮＰ
Ｎ型トランジスタＱ４のベース、コレクタ及びエミッタ
がそれぞれＮＰＮ型トランジスタＱ２のコレクタ、高電
位側電源供給線ＧＮＤ及び回路素子２２の一端に接続さ
れ、回路素子２１及び２２の他端が共に低電位側電源供
給線ＶＥＥに接続されている。
ンジスタＱ３のベース、コレクタ及びエミッタがそれぞ
れＮＰＮ型トランジスタＱ１のコレクタ、高電位側電源
供給線ＧＮＤ及び回路素子２１の一端に接続され、ＮＰ
Ｎ型トランジスタＱ４のベース、コレクタ及びエミッタ
がそれぞれＮＰＮ型トランジスタＱ２のコレクタ、高電
位側電源供給線ＧＮＤ及び回路素子２２の一端に接続さ
れ、回路素子２１及び２２の他端が共に低電位側電源供
給線ＶＥＥに接続されている。
【０００６】このＥＣＬゲートの入力端はＮＰＮ型トラ
ンジスタＱ１のベースであり、非反転出力端及び反転出
力端はそれぞれＮＰＮ型トランジスタＱ３及びＱ４のエ
ミッタである。また、ＮＰＮ型トランジスタＱ２のベー
スには固定の参照電圧ＶＲ又は入力電圧ＶＩのレベルを
反転した電圧＊ＶＩが印加される。回路素子２１及び２
２は、抵抗Ｒ１又は定電流源１１が用いられる。
ンジスタＱ１のベースであり、非反転出力端及び反転出
力端はそれぞれＮＰＮ型トランジスタＱ３及びＱ４のエ
ミッタである。また、ＮＰＮ型トランジスタＱ２のベー
スには固定の参照電圧ＶＲ又は入力電圧ＶＩのレベルを
反転した電圧＊ＶＩが印加される。回路素子２１及び２
２は、抵抗Ｒ１又は定電流源１１が用いられる。
【０００７】ＮＰＮ型トランジスタＱ３及びＱ４のエミ
ッタにはそれぞれ出力信号線Ｘ及びＹを介し、他のＩＣ
やファンインの比較的大きい回路等の入力端に接続され
ていて、出力信号線Ｘ及びＹの配線容量が比較的大きい
場合を考える。
ッタにはそれぞれ出力信号線Ｘ及びＹを介し、他のＩＣ
やファンインの比較的大きい回路等の入力端に接続され
ていて、出力信号線Ｘ及びＹの配線容量が比較的大きい
場合を考える。
【０００８】上記構成において、ＶＩ＞ＶＲとすると、
ＮＰＮ型トランジスタＱ３のベース電位が低下し、ＮＰ
Ｎ型トランジスタＱ４のベース電位が上昇して、ＮＰＮ
型トランジスタＱ３がオフ、ＮＰＮ型トランジスタＱ４
がオンになる。したがって、出力電圧＊ＶＯが低レベ
ル、出力電圧ＶＯが高レベルとなる。
ＮＰＮ型トランジスタＱ３のベース電位が低下し、ＮＰ
Ｎ型トランジスタＱ４のベース電位が上昇して、ＮＰＮ
型トランジスタＱ３がオフ、ＮＰＮ型トランジスタＱ４
がオンになる。したがって、出力電圧＊ＶＯが低レベ
ル、出力電圧ＶＯが高レベルとなる。
【０００９】
【発明が解決しようとする課題】この場合、出力信号線
Ｘについては、回路素子２１として抵抗を用いた場合、
出力信号線Ｘの配線容量と回路素子２１の抵抗値との積
で表される時定数で、電荷が出力信号線Ｘ及び回路素子
２１を通って低電位側電源供給線ＶＥＥ側に放電するの
で、出力信号線Ｘの電位が低レベルになるのが遅くな
る。高速化のために、回路素子２１の抵抗値を小さくす
ると、回路素子２１での消費電力が大きくなる。また、
回路素子２１及び２２として定電流源を用いた場合、出
力信号線Ｘの電位が高速に低レベルとなるが、２個の定
電流源を用いるので、その消費電力が大きくなる。
Ｘについては、回路素子２１として抵抗を用いた場合、
出力信号線Ｘの配線容量と回路素子２１の抵抗値との積
で表される時定数で、電荷が出力信号線Ｘ及び回路素子
２１を通って低電位側電源供給線ＶＥＥ側に放電するの
で、出力信号線Ｘの電位が低レベルになるのが遅くな
る。高速化のために、回路素子２１の抵抗値を小さくす
ると、回路素子２１での消費電力が大きくなる。また、
回路素子２１及び２２として定電流源を用いた場合、出
力信号線Ｘの電位が高速に低レベルとなるが、２個の定
電流源を用いるので、その消費電力が大きくなる。
【００１０】出力信号線Ｙについても、出力信号線Ｘの
場合と同様である。
場合と同様である。
【００１１】本発明の目的は、このような問題点に鑑
み、消費電力を低減でき、かつ、出力信号の伝達速度を
高速化することができるＥＣＬゲートを提供することに
ある。
み、消費電力を低減でき、かつ、出力信号の伝達速度を
高速化することができるＥＣＬゲートを提供することに
ある。
【００１２】
【課題を解決するための手段及びその作用】図１は、本
発明に係るＥＣＬゲートの原理構成を示す。
発明に係るＥＣＬゲートの原理構成を示す。
【００１３】このＥＣＬゲートは、第１及び第２のトラ
ンジスタＱ１、Ｑ２のエミッタが共通に第１定電流源１
１を介して低電位側電源供給線ＶＥＥに接続され、第１
及び第２のトランジスタＱ１、Ｑ２のコレクタがそれぞ
れ第１及び第２の抵抗Ｒ１、Ｒ２を介して高電位側電源
供給線ＧＮＤに接続されたカレントスイッチ回路１０
と、第３及び第４のトランジスタＱ３、Ｑ４のベースが
それぞれ第１及び第２のトランジスタＱ１、Ｑ２のコレ
クタに接続され、第３及び第４のトランジスタＱ３、Ｑ
４のコレクタが共に高電位側電源供給線ＧＮＤに接続さ
れ、第５及び第６のトランジスタＱ５、Ｑ６のエミッタ
が共通に第２定電流源３１を介して低電位側電源供給線
ＶＥＥに接続され、第５及び第６のトランジスタＱ５、
Ｑ６のコレクタがそれぞれ第３及び第４のトランジスタ
Ｑ３、Ｑ４のエミッタに接続されたエミッタホロア回路
３０とを備えている。
ンジスタＱ１、Ｑ２のエミッタが共通に第１定電流源１
１を介して低電位側電源供給線ＶＥＥに接続され、第１
及び第２のトランジスタＱ１、Ｑ２のコレクタがそれぞ
れ第１及び第２の抵抗Ｒ１、Ｒ２を介して高電位側電源
供給線ＧＮＤに接続されたカレントスイッチ回路１０
と、第３及び第４のトランジスタＱ３、Ｑ４のベースが
それぞれ第１及び第２のトランジスタＱ１、Ｑ２のコレ
クタに接続され、第３及び第４のトランジスタＱ３、Ｑ
４のコレクタが共に高電位側電源供給線ＧＮＤに接続さ
れ、第５及び第６のトランジスタＱ５、Ｑ６のエミッタ
が共通に第２定電流源３１を介して低電位側電源供給線
ＶＥＥに接続され、第５及び第６のトランジスタＱ５、
Ｑ６のコレクタがそれぞれ第３及び第４のトランジスタ
Ｑ３、Ｑ４のエミッタに接続されたエミッタホロア回路
３０とを備えている。
【００１４】上記構成の動作を、ＶＩ＞ＶＲとした場合
について説明する。
について説明する。
【００１５】ＶＩ＞ＶＲとすると、第３トランジスタＱ
３のベース電位が低下し、第４トランジスタＱ４のベー
ス電位が上昇して、第３トランジスタＱ３がオフ、第４
トランジスタＱ４がオンになる。また、第５トランジス
タＱ５がオン、第６トランジスタＱ６がオフになる。し
たがって、出力電圧＊ＶＯが低レベルに遷移し、出力電
圧ＶＯが高レベルに遷移する。
３のベース電位が低下し、第４トランジスタＱ４のベー
ス電位が上昇して、第３トランジスタＱ３がオフ、第４
トランジスタＱ４がオンになる。また、第５トランジス
タＱ５がオン、第６トランジスタＱ６がオフになる。し
たがって、出力電圧＊ＶＯが低レベルに遷移し、出力電
圧ＶＯが高レベルに遷移する。
【００１６】出力信号線Ｘを通って流れ込む電荷は、第
５トランジスタＱ５及び第２定電流源３１を通って低電
位側電源供給線ＶＥＥ側に放電される。この際の第２定
電流源３１による電流引込み及び第３トランジスタＱ３
がオフであることにより、出力信号線Ｘの電位が高速に
低レベルとなる。また、第４トランジスタＱ４がオン、
第６トランジスタＱ６がオフであるので、高電位側電源
供給線ＧＮＤから第４トランジスタＱ４及び出力信号線
Ｙを通って外部に電荷が高速移動し、出力信号線Ｙの電
位が高速に高レベルとなる。
５トランジスタＱ５及び第２定電流源３１を通って低電
位側電源供給線ＶＥＥ側に放電される。この際の第２定
電流源３１による電流引込み及び第３トランジスタＱ３
がオフであることにより、出力信号線Ｘの電位が高速に
低レベルとなる。また、第４トランジスタＱ４がオン、
第６トランジスタＱ６がオフであるので、高電位側電源
供給線ＧＮＤから第４トランジスタＱ４及び出力信号線
Ｙを通って外部に電荷が高速移動し、出力信号線Ｙの電
位が高速に高レベルとなる。
【００１７】ＶＩ＜ＶＲとした場合についても、上記同
様の作用効果が得られる。
様の作用効果が得られる。
【００１８】しかも、エミッタホロア回路３０は、定電
流源を１個のみ用いているので、エミッタホロア回路３
０での消費電力が図４の場合の半分になる。
流源を１個のみ用いているので、エミッタホロア回路３
０での消費電力が図４の場合の半分になる。
【００１９】本発明の第１態様では、例えば図２に示す
如く、第３及び第４のトランジスタＱ３、Ｑ４のエミッ
タ間に第３抵抗Ｒ３が接続されている。
如く、第３及び第４のトランジスタＱ３、Ｑ４のエミッ
タ間に第３抵抗Ｒ３が接続されている。
【００２０】抵抗Ｒ３は、ＶＩ＞ＶＲの場合には第４ト
ランジスタＱ４を流れる電流を増加させて、第４トラン
ジスタＱ４のスイッチング速度を高め、出力信号線Ｙが
高レベルになるのを高速化し、ＶＩ＜ＶＲの場合には第
３トランジスタＱ３を流れる電流を増加させて、第３ト
ランジスタＱ３のスイッチング速度を高め、出力信号線
Ｘが高レベルになるのを高速化する。
ランジスタＱ４を流れる電流を増加させて、第４トラン
ジスタＱ４のスイッチング速度を高め、出力信号線Ｙが
高レベルになるのを高速化し、ＶＩ＜ＶＲの場合には第
３トランジスタＱ３を流れる電流を増加させて、第３ト
ランジスタＱ３のスイッチング速度を高め、出力信号線
Ｘが高レベルになるのを高速化する。
【００２１】
【実施例】以下、図面に基づいて本発明の実施例を説明
する。
する。
【００２２】［第１実施例］図２は、第１実施例のＥＣ
Ｌゲートの回路を示す。図４と同一構成要素には、同一
符号を付してその説明を省略する。
Ｌゲートの回路を示す。図４と同一構成要素には、同一
符号を付してその説明を省略する。
【００２３】カレントスイッチ回路１０の定電流源１１
は、ＮＰＮ型トランジスタＱ７のエミッタが抵抗Ｒ４の
一端に接続され、ＮＰＮ型トランジスタＱ７のベースに
定電圧ＶＣが印加され、ＮＰＮ型トランジスタＱ７のコ
レクタ及び抵抗Ｒ４の他端が定電流源１１の入力端及び
出力端となっている。
は、ＮＰＮ型トランジスタＱ７のエミッタが抵抗Ｒ４の
一端に接続され、ＮＰＮ型トランジスタＱ７のベースに
定電圧ＶＣが印加され、ＮＰＮ型トランジスタＱ７のコ
レクタ及び抵抗Ｒ４の他端が定電流源１１の入力端及び
出力端となっている。
【００２４】エミッタホロア回路３０Ａは、ＮＰＮ型ト
ランジスタＱ３及びＱ４のエミッタがそれぞれＮＰＮ型
トランジスタＱ５及びＱ６のコレクタに接続され、ＮＰ
Ｎ型トランジスタＱ５及びＱ６のエミッタが共に定電流
源３１の入力端に接続されている。定電流源３１は定電
流源１１と同一構成であり、ＮＰＮ型トランジスタＱ８
のエミッタが抵抗Ｒ５の一端に接続され、ＮＰＮ型トラ
ンジスタＱ８のベースに定電圧ＶＣが印加され、ＮＰＮ
型トランジスタＱ８のコレクタ及び抵抗Ｒ５の他端が定
電流源３１の入力端及び出力端となっている。定電流源
３１の出力端は、低電位側電源供給線ＶＥＥに接続され
ている。また、ＮＰＮ型トランジスタＱ５及びＱ６のベ
ースはそれぞれ、ＮＰＮ型トランジスタＱ１及びＱ２の
ベースに接続されている。ＮＰＮ型トランジスタＱ３の
エミッタとＮＰＮ型トランジスタＱ４のエミッタとの間
には、電流駆動能力を大きくするための抵抗Ｒ３が接続
されている。抵抗Ｒ３の抵抗値は比較的大きく、例えば
数十ＫΩのものが用いられる。
ランジスタＱ３及びＱ４のエミッタがそれぞれＮＰＮ型
トランジスタＱ５及びＱ６のコレクタに接続され、ＮＰ
Ｎ型トランジスタＱ５及びＱ６のエミッタが共に定電流
源３１の入力端に接続されている。定電流源３１は定電
流源１１と同一構成であり、ＮＰＮ型トランジスタＱ８
のエミッタが抵抗Ｒ５の一端に接続され、ＮＰＮ型トラ
ンジスタＱ８のベースに定電圧ＶＣが印加され、ＮＰＮ
型トランジスタＱ８のコレクタ及び抵抗Ｒ５の他端が定
電流源３１の入力端及び出力端となっている。定電流源
３１の出力端は、低電位側電源供給線ＶＥＥに接続され
ている。また、ＮＰＮ型トランジスタＱ５及びＱ６のベ
ースはそれぞれ、ＮＰＮ型トランジスタＱ１及びＱ２の
ベースに接続されている。ＮＰＮ型トランジスタＱ３の
エミッタとＮＰＮ型トランジスタＱ４のエミッタとの間
には、電流駆動能力を大きくするための抵抗Ｒ３が接続
されている。抵抗Ｒ３の抵抗値は比較的大きく、例えば
数十ＫΩのものが用いられる。
【００２５】カレントスイッチ回路１０の入力段には、
ＮＰＮ型トランジスタＱ１側及びＱ２側にそれぞれ入力
バッファ回路４１及び４２が接続されている。入力バッ
ファ回路４１は、ＮＰＮ型トランジスタＱ９のエミッタ
がＮＰＮ型トランジスタＱ１のベース及び抵抗Ｒ６の一
端に接続され、ＮＰＮ型トランジスタＱ９のコレクタが
高電位側電源供給線ＧＮＤに接続され、抵抗Ｒ６の他端
が低電位側電源供給線ＶＥＥに接続されている。同様に
入力バッファ回路４２は、ＮＰＮ型トランジスタＱ１０
のエミッタがＮＰＮ型トランジスタＱ２のベース及び抵
抗Ｒ７の一端に接続され、ＮＰＮ型トランジスタＱ１０
のコレクタが高電位側電源供給線ＧＮＤに接続され、抵
抗Ｒ７の他端が低電位側電源供給線ＶＥＥに接続されて
いる。ＮＰＮ型トランジスタＱ９のベースには入力電圧
ＶＩが印加され、ＮＰＮ型トランジスタＱ１０のベース
には固定の参照電圧ＶＲ又は入力電圧ＶＩのレベルを反
転した電圧＊ＶＩが印加される。入力バッファ回路４１
及び４２は、入力電圧ＶＩ及び参照電圧ＶＲをそれぞれ
ＮＰＮ型トランジスタのベース・エミッタ間電圧ＶＢＥ
だけ低下させることにより、ＮＰＮ型トランジスタＱ１
及びＱ２のベース電位がコレクタ電位よりも高くなって
ＮＰＮ型トランジスタＱ１及びＱ２が飽和状態になるの
を防止するためのものである。
ＮＰＮ型トランジスタＱ１側及びＱ２側にそれぞれ入力
バッファ回路４１及び４２が接続されている。入力バッ
ファ回路４１は、ＮＰＮ型トランジスタＱ９のエミッタ
がＮＰＮ型トランジスタＱ１のベース及び抵抗Ｒ６の一
端に接続され、ＮＰＮ型トランジスタＱ９のコレクタが
高電位側電源供給線ＧＮＤに接続され、抵抗Ｒ６の他端
が低電位側電源供給線ＶＥＥに接続されている。同様に
入力バッファ回路４２は、ＮＰＮ型トランジスタＱ１０
のエミッタがＮＰＮ型トランジスタＱ２のベース及び抵
抗Ｒ７の一端に接続され、ＮＰＮ型トランジスタＱ１０
のコレクタが高電位側電源供給線ＧＮＤに接続され、抵
抗Ｒ７の他端が低電位側電源供給線ＶＥＥに接続されて
いる。ＮＰＮ型トランジスタＱ９のベースには入力電圧
ＶＩが印加され、ＮＰＮ型トランジスタＱ１０のベース
には固定の参照電圧ＶＲ又は入力電圧ＶＩのレベルを反
転した電圧＊ＶＩが印加される。入力バッファ回路４１
及び４２は、入力電圧ＶＩ及び参照電圧ＶＲをそれぞれ
ＮＰＮ型トランジスタのベース・エミッタ間電圧ＶＢＥ
だけ低下させることにより、ＮＰＮ型トランジスタＱ１
及びＱ２のベース電位がコレクタ電位よりも高くなって
ＮＰＮ型トランジスタＱ１及びＱ２が飽和状態になるの
を防止するためのものである。
【００２６】次に、上記の如く構成された第１実施例の
動作を、ＶＩ＞ＶＲとした場合について説明する。
動作を、ＶＩ＞ＶＲとした場合について説明する。
【００２７】ＶＩ＞ＶＲとすると、ＮＰＮ型トランジス
タＱ３のベース電位が低下し、ＮＰＮ型トランジスタＱ
４のベース電位が上昇して、ＮＰＮ型トランジスタＱ３
がオフ、ＮＰＮ型トランジスタＱ４がオンになる。ま
た、ＮＰＮ型トランジスタＱ５がオン、ＮＰＮ型トラン
ジスタＱ６がオフになる。したがって、出力電圧＊ＶＯ
が低レベルに遷移し、出力電圧ＶＯが高レベルに遷移す
る。
タＱ３のベース電位が低下し、ＮＰＮ型トランジスタＱ
４のベース電位が上昇して、ＮＰＮ型トランジスタＱ３
がオフ、ＮＰＮ型トランジスタＱ４がオンになる。ま
た、ＮＰＮ型トランジスタＱ５がオン、ＮＰＮ型トラン
ジスタＱ６がオフになる。したがって、出力電圧＊ＶＯ
が低レベルに遷移し、出力電圧ＶＯが高レベルに遷移す
る。
【００２８】出力信号線Ｘを通って流れ込む電荷は、Ｎ
ＰＮ型トランジスタＱ５及び定電流源３１を通って低電
位側電源供給線ＶＥＥ側に放電される。この際の定電流
源３１による電流引込み及びＮＰＮ型トランジスタＱ３
がオフであることにより、出力信号線Ｘの電位が高速に
低レベルとなる。また、ＮＰＮ型トランジスタＱ４がオ
ン、ＮＰＮ型トランジスタＱ６がオフであるので、高電
位側電源供給線ＧＮＤからＮＰＮ型トランジスタＱ４及
び出力信号線Ｙを通って外部に電荷が高速移動し、出力
信号線Ｙの電位が高速に高レベルとなる。
ＰＮ型トランジスタＱ５及び定電流源３１を通って低電
位側電源供給線ＶＥＥ側に放電される。この際の定電流
源３１による電流引込み及びＮＰＮ型トランジスタＱ３
がオフであることにより、出力信号線Ｘの電位が高速に
低レベルとなる。また、ＮＰＮ型トランジスタＱ４がオ
ン、ＮＰＮ型トランジスタＱ６がオフであるので、高電
位側電源供給線ＧＮＤからＮＰＮ型トランジスタＱ４及
び出力信号線Ｙを通って外部に電荷が高速移動し、出力
信号線Ｙの電位が高速に高レベルとなる。
【００２９】しかも、エミッタホロア回路３０Ａは、定
電流源を１個のみ用いているので、消費電力が図４の場
合の半分になる。
電流源を１個のみ用いているので、消費電力が図４の場
合の半分になる。
【００３０】抵抗Ｒ３は、ＮＰＮ型トランジスタＱ４を
流れる電流を増加させて、ＮＰＮ型トランジスタＱ４の
スイッチング速度を高め、出力信号線Ｙが高レベルにな
るのを高速化する。
流れる電流を増加させて、ＮＰＮ型トランジスタＱ４の
スイッチング速度を高め、出力信号線Ｙが高レベルにな
るのを高速化する。
【００３１】［第２実施例］図３は、第２実施例のＥＣ
Ｌゲートの回路を示す。図２と同一構成要素には、同一
符号を付してその説明を省略する。
Ｌゲートの回路を示す。図２と同一構成要素には、同一
符号を付してその説明を省略する。
【００３２】このＥＣＬゲートでは、入力バッファ回路
４１ＡのＮＰＮ型トランジスタＱ９のエミッタとＮＰＮ
型トランジスタＱ１のベースとの間に、ダイオードＤ１
をアノード、カソードの順に接続し、同様に、入力バッ
ファ回路４２ＡのＮＰＮ型トランジスタＱ１０のエミッ
タとＮＰＮ型トランジスタＱ２のベースとの間に、ダイ
オードＤ２をアノード、カソードの順に接続している。
４１ＡのＮＰＮ型トランジスタＱ９のエミッタとＮＰＮ
型トランジスタＱ１のベースとの間に、ダイオードＤ１
をアノード、カソードの順に接続し、同様に、入力バッ
ファ回路４２ＡのＮＰＮ型トランジスタＱ１０のエミッ
タとＮＰＮ型トランジスタＱ２のベースとの間に、ダイ
オードＤ２をアノード、カソードの順に接続している。
【００３３】これにより、入力電圧ＶＩ及び参照電圧Ｖ
ＲがＮＰＮ型トランジスタのベース・エミッタ間電圧Ｖ
ＢＥとダイオードの端子間電圧だけ低下するので、ＮＰ
Ｎ型トランジスタＱ１及びＱ２のベース電位がコレクタ
電位よりも高くなってＮＰＮ型トランジスタＱ１及びＱ
２が飽和状態になるのを防止することができる。
ＲがＮＰＮ型トランジスタのベース・エミッタ間電圧Ｖ
ＢＥとダイオードの端子間電圧だけ低下するので、ＮＰ
Ｎ型トランジスタＱ１及びＱ２のベース電位がコレクタ
電位よりも高くなってＮＰＮ型トランジスタＱ１及びＱ
２が飽和状態になるのを防止することができる。
【００３４】他の点は図２と同一である。
【００３５】
【発明の効果】以上説明した如く、本発明に係るＥＣＬ
ゲートによれば、消費電力を低減でき、かつ、出力信号
の伝達速度を高速化することができるという優れた効果
を奏する。
ゲートによれば、消費電力を低減でき、かつ、出力信号
の伝達速度を高速化することができるという優れた効果
を奏する。
【００３６】また、本発明の第１態様によれば、出力信
号の伝達速度をより高速化することができるという効果
を奏する。
号の伝達速度をより高速化することができるという効果
を奏する。
【図１】本発明に係るＥＣＬゲートの原理構成図であ
る。
る。
【図２】本発明の第１実施例のＥＣＬゲートの回路図で
ある。
ある。
【図３】本発明の第２実施例のＥＣＬゲートの回路図で
ある。
ある。
【図４】従来のＥＣＬゲートの回路図である。
１０ カレントスイッチ回路 １１、３１ 定電流源 ２０、３０、３０Ａ エミッタホロア回路 ４１、４１Ａ、４２、４２Ａ 入力バッファ回路 Ｑ１〜Ｑ１０ ＮＰＮ型トランジスタ Ｒ１〜Ｒ７ 抵抗 Ｄ１、Ｄ２ ダイオード ＶＩ、＊ＶＩ 入力電圧 ＶＯ、＊ＶＯ 出力電圧 ＶＲ 参照電圧 Ｘ、Ｙ 出力信号線 ＧＮＤ 高電位側電源供給線 ＶＥＥ 低電位側電源供給線
Claims (2)
- 【請求項１】 第１及び第２のトランジスタ（Ｑ１、Ｑ
２）のエミッタが共通に第１定電流源（１１）を介して
低電位側電源供給線（ＶＥＥ）に接続され、該第１及び
第２のトランジスタのコレクタがそれぞれ第１及び第２
の抵抗（Ｒ１、Ｒ２）を介して高電位側電源供給線（Ｇ
ＮＤ）に接続されたカレントスイッチ回路（１０）と、 第３及び第４のトランジスタ（Ｑ３、Ｑ４）のベースが
それぞれ該第１及び第２のトランジスタのコレクタに接
続され、該第３及び第４のトランジスタのコレクタが共
に該高電位側電源供給線に接続され、第５及び第６のト
ランジスタ（Ｑ５、Ｑ６）のエミッタが共通に第２定電
流源（３１）を介して該低電位側電源供給線に接続さ
れ、該第５及び第６のトランジスタのコレクタがそれぞ
れ該第３及び第４のトランジスタのエミッタに接続され
たエミッタホロア回路（３０）と、 を有することを特徴とするＥＣＬゲート。 - 【請求項２】 前記第３及び第４のトランジスタ（Ｑ
３、Ｑ４）のエミッタ間に第３抵抗（Ｒ３）が接続され
ていることを特徴とする請求項１記載のＥＣＬゲート。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11100192A JPH05308276A (ja) | 1992-04-30 | 1992-04-30 | Ｅｃｌゲート |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11100192A JPH05308276A (ja) | 1992-04-30 | 1992-04-30 | Ｅｃｌゲート |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05308276A true JPH05308276A (ja) | 1993-11-19 |
Family
ID=14549889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11100192A Withdrawn JPH05308276A (ja) | 1992-04-30 | 1992-04-30 | Ｅｃｌゲート |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05308276A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5602498A (en) * | 1994-03-15 | 1997-02-11 | Mitsubishi Denki Kabushiki Kaisha | Current switching logic type circuit with small current consumption |
-
1992
- 1992-04-30 JP JP11100192A patent/JPH05308276A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5602498A (en) * | 1994-03-15 | 1997-02-11 | Mitsubishi Denki Kabushiki Kaisha | Current switching logic type circuit with small current consumption |
| US5754062A (en) * | 1994-03-15 | 1998-05-19 | Mitsubishi Denki Kabushiki Kaisha | Current switching logic type circuit with small current consumption |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |