JPH0377562B2

JPH0377562B2 -

Info

Publication number: JPH0377562B2
Application number: JP6505182A
Authority: JP
Inventors: Shinichi Fukuda; Kentaro Odaka
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1982-04-19
Filing date: 1982-04-19
Publication date: 1991-12-11
Also published as: JPS58182112A

Description

【発明の詳細な説明】オーデイオ信号を記録再生する場合、オーデイ
オ信号をPCM化すれば、高品位の記録再生がで
きる。

オーデイオ信号をPCM化して磁気デープに記
録再生する方式としては固定ヘツドによる方法
と、回転ヘツドによる方法がある。このうち回転
ヘツドによる方法において、この回転ヘツドを複
数個例えば２個用いる場合には、回転ヘツドをほ
ぼ360°／２＝180°の角間隔で取り付けるとともに磁気テープを案内ドラムに対して同じ角範囲分に巻
き付け、２個の回転ヘツドによつて交互に１本ず
つのトラツクを形成してオーデイオPCM信号を
記録するようにしている。

この場合、時間的空間なく連続的にトラツクが
形成されるようになるため、オーデイオPCM信
号に誤り訂正用のパリテイ等の冗長データを付加
するための時間的余裕がそのままではなくなつて
しまうので、信号遅延用のバツフアを用いる等し
ている。そして、しかも時間的余裕がないため、
信号処理が複雑になりやすいという欠点があつ
た。

そこで、この回転ヘツド方式のPCMオーデイ
オ信号の記録再生装置として上記のような欠点の
ない新規な装置が考えられている。

第１図はこの新規な装置に用いる回転ヘツド装
置の一例で、これは回転磁気ヘツドが２個の場合
である。この場合、この２個の回転ヘツド１Ａ及
び１Ｂは360°／２＝180°の角間隔を保つて配置される。一方磁気テープ２がテープ案内ドラム３の周
面にその180°よりも小さい例えば90°の角範囲区
間に巻き付けられるようにされる。そして回転ヘ
ツド１Ａおよび１Ｂが１秒間に30回転の割合で矢
印５Ｈで示す方向に回転させられるとともにテー
プ２が矢印５Ｔで示す方向に所定の速度で移送さ
れて、回転ヘツド１Ａ及び１Ｂにより磁気テープ
２上に第２図に示すような斜めの１本ずつの磁気
トラツク４Ａ，４Ｂが形成されて信号が記録され
るものである。この場合ヘツド１Ａ及び１Ｂのギ
ヤツプの幅方向はその走査方向に直交する方向に
対して互いに異なる方向となるようにされる。つ
まりいわゆるアジマス角が異なるようにされてい
る。

以上の回転ヘツド装置によれば、２個の回転ヘ
ツド１Ａ及び１Ｂが磁気テープに対して共に対接
しない区間（これはこの例では90°の角範囲分の
期間である）が生じ、この期間を利用してPCM
データに対するパリテイ等を冗長データを付加の
処理をすれば、記録装置におけるバツフア回路の
減少が図れるものである。

次にこの回転ヘツド装置を用いた記録装置及び
その再生装置のいくつかの実施例を説明しよう。

第３図はその一例の記録系である。

第３図の例はオーデイオ信号を右チヤンネルと
左チヤンネルの２チヤンネル信号として記録する
場合の例である。

すなわち第３図において、左チヤンネルのオー
デイオ信号S_Lが入力端子１１を通じてスイツチ回
路１３の一方の入力端子に供給され、また右チヤ
ンネルのオーデイオ信号S_Rが入力端子１２を通じ
てスイツチ回路１３の他方の入力端子に供給され
る。このスイツチ回路１３はコントロール信号発
生回路１４からの切換信号SWにより交互に切り
換えられ、その出力がＡ／Ｄコンバータ１５に供
給される。コントロール信号発生回路１４はマス
タークロツク発生回路１０からのマスタークロツ
ク信号に基づいて、この信号SWの他、後述のよ
うな各種のコントロール信号を発生する。

スイツチ回路１３の切換信号SWはＡ／Ｄコン
バータにおけるサンプリング周波数と同じ周波数
例えば44.1kHzとされ、これは第４図Ａに示すよ
うにデユーテイーフアクター50％の矩形波信号
で、例えば同図Ｂに示すように、この信号SWが
ハイレベルのときは左チヤンネルのオーデイオ信
号を選択し、この信号SWがローレベルのときは
右チヤンネルのオーデイオ信号を選択するように
スイツチ回路１３は切り換えられる。

Ａ／Ｄコンバータ１５においては１チヤンネル
当たりサンプリング周波数44.1kHzでサンプリン
グされる。コントロール信号発生回路１４からの
信号SPはこのサンプリング信号であつて、この
信号SPによつて左チヤンネル及び右チヤンネル
のオーデイオ信号がそれぞれサンプリングされる
とともに、このサンプリングされたデータが１ワ
ード当たり例えば16ビツトのPCM信号S_Oに変換
される。第４図ＢはこのＡ／Ｄコンバータの出力
信号S_Oを示し、L₀，L₁，L₂…は左チヤンネルの
オーデイオPCM信号のそれぞれ１ワードを示し
ており、R₀，R₁，R₂…は右チヤンネルのオーデ
イオPCM信号のそれぞれ１ワードをそれぞれ示
している。

Ａ／Ｄコンバータ１５の出力信号S_Oはスイツチ
回路１６を介して冗長データの付加及びインター
リーブ処理のためのRAM１７及び１８の入力端
に供給される。スイツチ回路１６はコントロール
信号発生回路１４からのヘツド１Ａ及び１Ｂの回
転に同期する30Hzの信号RSW（第４図Ｅ）によつ
て切り換えられる。

すなわち回転ヘツド１Ａ，１Ｂには次のように
して位相サーボがかかつている。

つまりコントロール信号発生回路１４から30Hz
の信号S_Sが得られ、これが位相比較回路１９に供
給されるとともに、ヘツド１Ａ及び１Ｂの１回転
に１つのパルスを得るパルス発生器２０からの信
号PGがこの位相比較回路１９に供給されて両者
が位相比較され、その比較誤差出力がヘツド１Ａ
及び１Ｂを回転駆動するモータ２１に供給されて
回転ヘツド１Ａ及び１Ｂは信号S_Sと一定位相関係
にある信号RSWの位相に同期するようにサーボ
がかけられている。この場合、信号RSWがロー
レベルである1/60秒に期間T_A（180°角範囲に相
当）の後半の1/120秒の期間（90°角範囲に相当）
においてヘツド１Ａがテープ２上を走査し、一方
信号RSWがハイレベルである1/60秒の期間T_Bの
後半の1/120秒の期間においてヘツド１Ｂがテー
プ２上を走査するようにサーボはかかつている。

前述のスイツチ回路１６はこの信号RSWによ
つて一方及び他方の出力端に切り換えられる。す
なわち、信号RSWがローレベルである1/60秒の
期間T_Aは、信号S_OがRAM１８データ入力端に供
給され、信号RSWがハイレベルである1/60秒の
期間T_Bは、信号S_OがRAM１７に供給される。

一方コントロール信号発生回路１４からは
RAM１７及び１８の書き込み制御信号RWと、
読み出し制御信号RRが得られ、これら制御信号
RW及びRRがスイツチ回路２２及び２３を通じ
てRAM１７及び１８の制御端子に選択的に供給
される。スイツチ回路２２及び２３もまた30Hzの
信号RSWによつて切り換えられるので、スイツ
チ回路１６と同様に期間T_Bでは図の状態に、期
間T_Aでは図の状態とは逆の状態にそれぞれ切り
換えられる。したがつて期間T_Aにおいては、信
号S_OはRMA１８に書き込み制御信号RWによつ
てその1/60秒の期間分書き込まれ、期間T_Bでは
信号S_Oは書き込み制御信号RWによつて、RAM
１７にその1/60秒の期間分書き込まれることにな
る。

こうしてRAM１７及び１８に1/60秒の期間分
の右チヤンネル及び左チヤンネルのオーデイオ信
号データが交互に書き込まれることになる。ここ
で1/60秒の期間内に含まれるサンプル数は1470個
である。すなわち第４図Ｂに示すようにそれは左
チヤンネルのオーデイオ信号のワードL₀〜L₇₃₄ま
での735ワードと、右チヤンネルのオーデイオ信
号のワードR₀〜R₇₃₄までの735ワードの、合計
1470ワードである。

こうしてRAM１７及び１８に書き込まれた
PCMデータは、ヘツド１Ａ及び１Ｂがテープ２
に対して共に対接しない、それぞれ期間T_A及び
T_Bの前半の期間においてパリテイ及びCRC
（Cyclic Redundancy Check）コードの発生付加
がなされ、それぞれ期間T_A及びT_Bの後半におい
て、これら冗長データの付加されたPCMデータ
がヘツド１Ａ及び１Ｂにてテープ２に記録され
る。

すなわち、RAM１７及び１８の出力信号はス
イツチ回路２４を通じてパリテイ及びCRCコー
ド発生付加回路２５に選択的に供給される。そし
てこのパリテイ及びCRCコード発生付加回路２
５の出力信号がスイツチ回路２６を介してRAM
１７及び１８の入力端に戻される。スイツチ回路
２４及び２６もまた30Hzの信号RSWによつてス
イツチ回路１６，２２及び２３と同期して切り換
えられる。そしてコントロール信号発生回路１４
よりパリテイ及びCRCコード発生付加回路２５
に第４図Ｆに示すようなそれぞれ期間T_A及びT_B
の前半の1/120秒の期間ハイレベルとなる60Hzの
制御信号CPが供給され、この信号CPがハイレベ
ルとなつている期間、その入力PCMデータに対
してパリテイデータ及びCRCコードが発生され、
付加されるようしてされるのである。つまり、期
間T_AにおいてRAM１８に書き込まれたデータは
期間T_Bになるとスイツチ回路２３，２４及び２
６が図の状態になることから、RAM１８からデ
ータがスイツチ回路２４を通じてパリテイ及び
CRCコード発生付加回路２５に供給される。そ
して、この回路２５においては、期間T_Bの前半
の期間で信号CPがハイレベルとなつているため
この期間、その入力データに対してパリテイ及び
CRCコードが発生されるとともにそのパリテイ
及びCRCコードが入力データに付加され、付加
されたデータがスイツチ回路２６を介してRAM
１８の元のアドレスの部分に再び記憶されるよう
になる。RAM１７についても同様で、期間T_Bに
おいてこのRAM１７の記憶されたデータは次の
期間T_Aの前半の期間においてパリテイ及びCRC
コード発生付加回路２５においてパリテイ及び
CRCコードが発生され、データに付加されて
RAM１７の所定のアドレスに再び戻り記憶され
る。

ここで、このパリテイ及びCRCコードの発生
付加処理にあたつては、第４図Ｂの右側に示すよ
うにPCMデータは６ワード単位でブロツク化さ
れるとともに、この６ワードに対してパリテイデ
ータＰ，Ｑ及びCRCコードが発生され、付加さ
れる。この場合に、この６ワードのデータは図か
らも明らかなように、RAM１７及び１８の読み
出しアドレスが制御されて後述のように１トラツ
クとして記録される1/60秒分のPCMデータ（１
セグメントのデータ）内でインターリーブ処置さ
れている。

こうしてRAM１７及び１８に書き込まれたオ
ーデイオPCMデータに対してパリテイ及びCRC
コードが付加された状態の信号は、RAM１７か
らは期間T_Aの後半のヘツド１Ａがテープ２に対
接する1/120秒の期間において読み出され（第４
図Ｇ参照）、これが記録プロセツサ２７を通じて
ヘツド１Ａに供給され、テープ２上に１本のトラ
ツク４Ａを形成して記録される。一方、RAM１
８からは期間T_Bの後半のヘツド１Ｂがテープ２
に対接する1/120秒の期間において読み出され
（第４図Ｈ参照）、これが記録プロセツサ２７を通
じてヘツド１Ｂに供給され、テープ２上に１本の
トラツク４Ｂを形成して記録される。

この場合、1/60秒の２チヤンネル分のデータは
それぞれ1/120秒の期間に記録されることになり
データはほぼ1/2に時間軸圧縮されることになる。

なお、各期間T_A及びT_Bの前半の1/120秒の期間
も記録プロセツサ２７を通じてヘツド１Ａ及び１
ＢにRAM１７及び１８データが供給されるが、
この期間はヘツド１Ａ及び１Ｂはともにテープ２
に対接していない期間であるため、何等記録され
ず、この期間では回路２５におけるパリテイ及び
CRCコードの発生付加の処理のみがなされるも
のである。

なお、記録プロセツサ２７においては、第４図
Ｂの右側に示すように１ブロツクのデータに対し
てブロツク同期信号SYNC及びブロツクアドレス
データADSの付加がなされる。また、1/60秒分
の１トラツク分として記録される１セグメントの
データに対して後述のようにプリアンブル信号及
びポストアンブル信号の付加がなされる。ここ
で、１ブロツクは６ワードであるので１セグメン
トのデータ中のブロツクの数は1470（ワード）÷６
＝245となる。したがつて1/120秒の期間に読み出
されたデータは第４図に示すように最初のブロツ
クB₀から最後のブロツクB₂₄₄までの245個のブロ
ツクであり、この245個のブロツクに対して、デ
ータを再生時抽出するためのクロツクを発生させ
るのに用いるプリアンブル信号と、１トラツク分
のデータの終りを示すポストアンブル信号がそれ
ぞれ図のように245個のブロツクの先端と後尾に
それぞれ付加されている。

記録プロセツサ２７においては、さらにPCM
データが記録に適当な信号、例えば直流分ができ
るだけ少なくなるような信号に変調される処理も
行なわれる。

以上のRAM１７及び１８における動作をそれ
ぞれ第４図Ｃ及びＤに示す。

次に、このようにして記録されたPCMオーデ
イオ信号の再生について説明しよう。

第５図はその再生系の一例を示す。また第４図
Ｇ〜Ｍはその再生系の説明に用いるためのタイム
チヤートである。

この再生時においても記録時と同様に、ヘツド
１Ａ及び１Ｂはコントロール信号発生回路３０か
らのマスタークロツク発生回路３１からの信号に
基づいて得られる30HzのS_SPに同期して回転され
るように制御される。すなわち、モータ２１の１
回転に１個のパルスを発生するパルス発生器２０
からの30Hzの出力信号PGが位相比較回路３２に
供給され、この信号とコントロール信号発生回路
３０からの30Hzの信号S_SPが位相比較され、その
位相比較出力によつてモータ２１が位相制御され
る。この場合、再生時のデータ処理のための
RAM４０及び４１の30Hzの切換信号RSW_P（第４
図Ｌ）（これはコントロール信号発生回路３０か
ら得られる）がハイレベルである1/60秒の期間
T_C及びローレベルである1/60秒の期間T_Dの前半
の1/120秒の期間において、それぞれヘツド１Ａ
及び１Ｂがテープ２に対接するように制御され
る。

すなわち、ヘツド１Ａからは第４図Ｇに示すよ
うに期間T_Cの前半の期間において再生信号が得
られ、ヘツド１Ｂからは同図Ｈに示すように期間
T_Dの前半の期間において再生信号が得られる。
こうして得られた再生ヘツド出力はそれぞれアン
プ３３Ａ及び３３Ｂを通じてスイツチ回路３４の
一方及び他方の入力端に供給される。このスイツ
チ回路３４は30Hzの信号SH（第４図Ｉ）によつて
切り換えられ、そのハイレベルの期間では図の状
態に、つまりアンプ３３Ａの出力信号を選択する
状態に、そのローレベルの期間ではアンプ３３Ｂ
の出力を選択する状態に交互に切り換えられる。
このヘツド出力の切換信号SHの切換時点である
立ち上がり及び立ち下がりの時点は、図の例に限
らず、ヘツド１Ａ及び１Ｂがテープ２にともに対
接しない期間内であれば、いずれの時点でもよ
い。

こうしてスイツチ回路３４からはヘツド１Ａ及
び１Ｂの出力が交互に連続して並ぶようになされ
た信号が得られ、これがデジタル信号復元回路３
５に供給されて「０」「１」のデジタル信号に戻
され、誤まり検出及びRAM書き込み制御信号発
生回路３６に供給される。

この回路３６においてはパリテイＰ，Ｑ及び
CRCコードが用いられて誤まり検出がされると
ともにブロツク毎のアドレスデータ等により２個
のRAM４０，４１の書き込みアドレス及び書き
込みタイミング信号RW_Pが発生される。

誤り検出のなされたPCMデータは２個のRAM
４０，４１において、それぞれ期間T_C及びT_Dの
前半で書き込まれ、後半で誤り訂正がされる。す
なわち、スイツチ回路３８この書き込み期間と誤
り訂正の期間を切り換えるためのもので、これは
コントロール信号発生回路３０からの期間T_C及
びT_Dの前半の1/120秒の期間ハイレベルとなり、
後半の1/120秒の期間ローレベルとなる60Hzの信
号WC（第４図Ｍ）によつて切り換えられる。つ
まり、スイツチ回路３８は信号WCのハイレベル
の期間は回路３６側に、ローレベルの期間は誤り
訂正回路３７の出力端側に、それぞれ切り換えら
れる。そして、このスイツチ回路３８の出力はス
イツチ回路３９を介してRAM４０及び４１に選
択的に入力される。

一方、回路３６からの書き込みアドレス及び書
き込みタイミング信号RW_PはこれらRAM４０及
び４１にスイツチ回路４２を介して選択的に供給
される。またコントロール信号発生回路３０から
RAM４０及び４１の読み出し制御信号RR_Pが得
られ、この読み出し制御信号RR_Pはスイツチ回路
４３によつて選択的にRAM４０及び４１に供給
される。そしてRAM４０及び４１の出力信号は
スイツチ回路４４によつて選択的に訂正回路３７
の入力端に供給されるとともに、スイツチ回路４
５によつて選択的に修整回路４６に供給される。
そしてこれらスイツチ回路３９，４２，４３，４
４及び４５が前述の30Hzの切換信号RSW_Pによつ
て切り換えられる。すなわち、この場合、スイツ
チ回路３９，４２，４３，４４，４５は、信号
RSW_Pがハイレベルである期間T_Cにおいては図の
状態に、信号RSW_Pがローレベルである期間T_Dに
おいては図の状態とは逆の状態に、それぞれ切り
換えられる。

したがつてヘツド１Ａの出力信号は誤り検出が
なされた後、期間T_Cの前半の期間においてRAM
４０の所定のアドレスに、回路３６からの書き込
みアドレス及び書き込みタイミング信号によつて
書き込まれる。そして、期間T_Cの後半になると、
信号WCによつてスイツチ回路３８が訂正回路３
７の出力をRAM４０に書き込む状態になる。こ
のときRAM４０の出力が訂正回路３７に供給さ
れる状態にスイツチ回路４４はなつており、訂正
回路３７においてパリテイＰ，Ｑ、及びCRCコ
ードが用いられて誤り検出のされたデータが訂正
され、その訂正されたデータがRAM４０に再び
書き込まれるようになる。RAM４１においても
同様にして、期間T_Dの前半でデータが書き込ま
れ、後半でそのデータが訂正されるとともに訂正
されたデータが再びRAM４１に書き込まれる。

こうしてRAM４０，４１に書き込まれた訂正
のなされた再生データはコントロール信号発生回
路３０からの読み出し制御信号によつて２倍に伸
長されて読み出される。すなわち、スイツチ回路
４３が信号RSW_Pによつて期間T_CではRAM４１
側、期間T_DではRAM４０側に切り換えられてお
り、このため書き込み状態でないRAMが常に読
み出し状態になるようにされ、期間T_CでRAM４
１より、期間T_DでRAM４０よりデータが読み出
される。

なお、記録時インターリーブ処理によつて１セ
グメント内で分散されていたデータワードは、こ
の再生時のRAM４０及び４１への例えば書き込
みアドレスが制御されることにより、読み出され
たデータはもとの配列のデータワードに戻されて
いる。しかも、左チヤンネルのワードと右チヤン
ネルのワードが交互に連続する状態となつてい
る。

読み出されたデータはスイツチ回路４５によつ
て選択的に切ら換えられて修整回路４６に供給さ
れ、誤り訂正のしきれなかつたデータがこの修整
回路４６において誤り修整される。この修整は、
例えば前置ホールドの手法が用いられる。

この修整回路４６の出力は１ワード毎に左右チ
ヤンネルのデータが交互に現れるものであり、こ
れがＤ／Ａコンバータ４７においてアナログ信号
に戻される。このアナログ信号に戻された信号は
スイツチ回路４８に供給され、このスイツチ回路
４８が記録時の切換信号SWと同様の切換信号
SW_P（44.1kHz）の信号によつて交互に一方及び他
方の出力端に切り換えられ、アンプ４９Ａ及び４
９Ｂをそれぞれ介して出力端５０Ａ及び５０Ｂに
それぞれ左チヤンネルのオーデイオ信号及び右チ
ヤンネルのオーデイオ信号が再生されて得られる
ものである。

以上の再生時におけるRAM４０及び４１の動
作状態のタイムチヤートを第４図Ｊ及びＫに示
す。

以上のようにして左右２チヤンネル分のオーデ
イオ信号をPCM化してそれぞれ１本のトラツク
に左右チヤンネルが混在した状態で記録再生がな
されるものである。

この場合に、記録時、ヘツド１Ａ及び１Ｂがそ
れぞれテープに対接しない区間が存在し、その区
間を利用することによつて各チヤンネルのデータ
に対してパリテイ及びCRCコード等の冗長デー
タを付加することができるので、従来のように遅
延用のバツフア回路を大量に必要としないという
大きな特長がある。

また、以上の装置はオーデイオ信号をPCM化
して記録する装置であつて、そのサンプリング周
波数は、人間の可聴最高周波数を20kHzとすれ
ば、40kHz以上であればよく、上述の例のように
１ワード16ビツトのPCM信号とするとしても記
録レイトは２チヤンネル分で高々3Mビツト程度
となる。このため、回転ヘツドによりテープ上に
信号を記録する場合に有効に記録再生できる記録
波長を考慮すれば、VTRで用いるテープよりも
幅狭のテープを用いることができる。したがつ
て、テープカセツトを小型にできるという特長が
ある。

また、第１図からも容易にわかるように、この
発明の場合、テープ２のドラム３に対する巻き付
け角は180°以下であつて、巻き付け角が小さくな
るため、VTRのようにテープカセツトよりテー
プを引き出しドラムにローデイングすることな
く、例えばカセツトハーフに巻き付け角分の凹部
を設け、この凹部にドラムを持ち来たすようにし
てテープのドラムに対する所定角分の巻き付けが
容易にできる。

また、テープの幅が狭くてよいとともに記録さ
れる信号のビツトレートが低いからテープをドラ
ムに斜めに巻き付けるときの、ヘツドの回転方向
に対するテープの傾きを大きくすることができる
ので、回転ヘツドドラムの径を小さくことができ
る。回転ヘツドドラムは実験では３cm程度にする
ことができた。

以上のことから、この発明装置は非常に小型の
例えば携帯用テープレコーダ程度のものにするこ
とができるという顕著な効果がある。

ところで、以上の例においては、１つのトラツ
クに右チヤンネル信号と左チヤンネル信号が混在
する状態で記録されるため、アフターレコーデイ
ング等において右チヤンネルのみあるいは左チヤ
ンネルのみを記録し直す場合等においては非常に
不都合を生じる。

この発明は、上述のような新規な装置において
上述のような欠点を除去したものを提供しようと
するものである。

すなわち、この発明においては上述の欠点を除
去するために複数チヤンネルの信号を、それぞれ
各チヤンネル毎に独立に１本ずつのトラツクを形
成して記録するようにするものである。

以下、この発明の一例について、説明しよう。

第６図は、この発明の一例の装置による場合の
タイムチヤートを示すものである。この場合の記
録装置及びその再生装置は第３図及び第５図に示
したものとほぼ変わらず、ただ記録系のRAM１
７及び１８の動作状態を切り換えるための切換信
号RSWの周波数が15Hzとされるとともに、再生
系においてスイツチ回路３９，４２，４３，４４
及び４５を切り換える切換信号RSW_Pがやはり15
Hzとなるようにされるものである。

そこで以下第３図及び第５図を参照しながら、
その記録動作、再生動作について説明する。

すなわち、この場合においても、入力端１１及
び１２を通じた左チヤンネル信号S_L及び右チヤン
ネル信号S_Rがスイツチ回路１３において44.1kHz
の切換信号SW（第６図Ａ）によつて選択的に切
り換えられてＡ／Ｄコンバータ１５に供給される
が、RAM１７及び１８に記憶されるデータはス
イツチ回路１６が15Hzの信号RSW′（第６図Ｅ）
によつて切り換えられるため1/30秒分となる。つ
まりこれは前述の例の２倍である。したがつて
RAM１７及び１８に書き込まれるデータの数
は、左チヤンネのワードL₀〜L₁₄₆₉までの1470個、
右チヤンネルのワードR₀〜R₁₄₆₉までの1470個の
合計2940個である。そしてそれぞれRAM１７及
び１８に書き込まれたデータが、スイツチ回路２
２，２３，２４，２６も同様に15Hzの信号によつ
て切ら換えられるとともにパリテイ及びCRCコ
ード発生付加回路２５に供給される制御信号
CP′（第６図Ｆ）は60Hzの信号であつて、前述の
例と変わらないことから、信号RSW′がローレベ
ルである1/30秒の期間T_A′においては、RAM１
８に、信号RSW′がハイレベルである1/30秒の期
間T_B′においてはRAM１７に、それぞれ1/30秒
分のデータの書き込みがなされるとともに、各期
間T_A′及びT_B′においてそれぞれ書き込み状態に
ない方のRAMにおいて、それぞれ期間T_A′及び
T_B′の前半の1/60秒の期間P_Aでは、その前半の1/
１２０秒の期間（信号CP′がハイレベルである）の
おいて１ワードおきの左チヤンネルのデータワー
ドに対してのみパリテイ及びCRCコードの発生
付加がなされ、その後半の1/120秒の期間（信号
CP′はローレベルである）において、このパリテ
イ及びCRCコードが付加された左チヤンネルの
データが読み出され、この読み出し期間がヘツド
１Ａがテープ２上を走査する区間に等しいことか
ら、この読み出された左チヤンネルのデータがヘ
ツド１Ａによつてトラツク４Ａを形成して記録さ
れる（第６図Ｇ参照）。

また期間T_A′及びT_B′のそれぞれ後半の1/60秒
の期間P_Bでは、同様にして、その前半の期間で
残りの１ワードおきの右チヤンネルのデータに対
してパリテイ及びCRCコードの発生付加がなさ
れ、その後半の期間でこの右チヤンネルのデータ
が読み出されるとともにこの期間はヘツド１Ｂが
テープ２上を走査する期間に等しいことから、こ
の読み出された右チヤンネルのデータがヘツド１
Ｂによつてトラツク４Ｂを形成して記録される
（第６図Ｈ参照）。

こうして、各１本ずつのトラツク４Ａ，４Ｂに
は左チヤンネルあるいは右チヤンネルのデータの
みが記録されることになる。その右チヤンネル及
び左チヤンネルのデータは、例えば前述の例と同
様に左チヤンネルをデータのみのブロツクB₀
（Ｌ）〜B₂₄₄（Ｌ）までの245個のブロツクとされ
るとともに右チヤンネルのブロツクB₀（Ｒ）〜
B₂₄₄（Ｒ）までの245個のブロツクとされることに
なり、データの量的には各トラツク記録されるデ
ータ量は１セグメント分で前述の例と全く等しい
ものとなつている。

こうして記録されたデータは第５図と同様の装
置が用いられて、次のようにして再生がなされ
る。すなわち各ヘツド１Ａ及び1Bからの出力は
ヘツド１Ａからは左チヤンネルのみが、ヘツド１
Ｂからは右チヤンネルのみが第６図Ｇ及びＨに示
すように得られる。そしてこれら信号がそれぞれ
スイツチ回路３４によりこのスイツチ回路３４が
切換信号SH（第６図Ｉ）によつて交互に切り換え
られることにより左、右、左、右と左右チヤンネ
ルが交互に連続するようなデータ列の信号にされ
デジタル信号復元回路３５に供給されてデジタル
信号が復元される。

そして、この場合スイツチ３９，４２，４３，
４４，４５は15Hzの信号RSW_P′（第６図Ｌ）に
よつて、そのハイレベルである1/30秒の期間
T_C′は図の状態に、そのローレベルである1/30秒
期間T_D′は図の状態とは逆の状態に、それぞれ切
り換えられる。したがつて、RAM４０，４１に
はそれぞれ左チヤンネルのデータと右チヤンネル
のデータが第６図Ｊ及びＫに示すように期間
T_C′及びT_D′において書き込まれるのであるが、
この場合、スイツチ回路３８が第６図Ｍに示すよ
うな信号WC′によつて切換えられるとともにこの
信号WC′と同様の信号CP′が訂正回路３７に供給
されて、期間T_C′及びT_D′の前半の1/60秒の期間
においては、その前半の1/120秒の期間において
左チヤンネルのデータのRAM４０又は４１への
書き込みがなされ、その後半の1/120秒の期間に
おいて、その左チヤンネルのデータの誤り訂正が
なされ、一方、期間T_C′及びT_D′の後半の1/60秒
の期間においては、その前半の1/120秒の期間に
おいて右チヤンネルのデータのRAM４０又は４
１への書き込みがなされ、その後半の1/120秒の
期間において、その右チヤンネルのデータの誤り
訂正がなされる。

こうしてRAM４０，４１に左チヤンネル及び
右チヤンネルのデータが取り込まれ、それぞれ誤
り訂正のなされたデータはその後の1/30秒の期間
T_D′及びT_C′においてコントロール信号発生回路
３０からの読み出し制御信号によつて読み出さ
れ、それぞれ修整回路４６において誤り修整がな
され、Ｄ／Ａコンバータ４７によつてアナログ信
号に戻され、スイツチ回路４８によつて右チヤン
ネルと左チヤンネルの信号に分離され、アンプ４
９Ａ及び４９Ｂを介して出力端５０Ａ及び５０Ｂ
にそれぞれ左チヤンネルの信号S_L、右チヤンネル
の信号S_Rとして取り出されるものである。

この第６図の例によれば右チヤンネルの信号と
左チヤンネルの信号はそれぞれ別々のトラツクに
記録されており、左チヤンネルあるいは右チヤン
ネルのオーデイオ信号のみを記録し直すことが容
易にできるものである。

この例の場合にもそれぞれヘツド１Ａ及び１Ｂ
がテープ２に対接しない1/120秒の期間が利用さ
れてCRCコード及びパリテイの発生付加がなさ
れるのでバツフア回路が少なく構成の簡略化が図
られているものである。

こうして第６図の例によれば左チヤンネルと右
チヤンネルの信号をそれぞれ別々のトラツクに記
録することができるが、この例の場合にはRAM
の容量が第４図の例の場合の２倍必要になる。な
ぜならば、第６図の例の場合、各RAMに記憶さ
れるデータは２セグメント分であるのに対し第４
図の例の場合には１セグメント分でよいからであ
る。したがつてこの第６図の例の場合にはコスト
アツプとなるとともに消費電力の点で不利にな
る。

またこの第６図の例の場合、１トラツク分のデ
ータが何らかの理由により欠落してしまつた場合
修整回路において前置ホールドの手法でそれを修
整する場合に、正しいデータも捨てられてしまう
欠点がある。すなわち第７図に示すように再生時
スイツチ回路３４から得られる信号が第７図Ａに
示すように、１セグメント分ずつの左チヤンネル
のデータTL₁，TL₂…及び右チヤンネルのデータ
TR₁，TR₂…が交互に現れる信号であつたときそ
のうちの図においてTR₂で示す右チヤンネルの１
セグメント分のデータが欠落してしまつた場合の
ことを考える。このときRAM４０及び４１の動
作態様は同図Ｂ及びＣに示すようになる。すなわ
ち左チヤンネルのデータTL₁はRAM４０に書き
込まれるとともに右チヤンネルのデータTR₁がこ
のRAM４０に書き込まれ、それぞれその書き込
み期間の後の1/120秒の期間において訂正がされ
て、その後の1/30秒の期間に読み出しがなされ、
一方、RMA４１には左チヤンネルのデータTL₂
と右チヤンネルのデータTR₂が書き込まれて訂正
されるようになるのであるが、右チヤンネルのデ
ータTR₂がこのとき欠落していることからその訂
正期間において訂正不能と判断され、このTR₂の
データの訂正期間後にRAM４１のモードとして
表われるべき読み出し期間は生じないで、RAM
４０が続けて読み出し状態となり、データTL₁及
びTR₁がもう一度読み出され、データTR₂の欠落
が補償される。これは、修整手法のうちでいわゆ
る前置ホールドと呼ばれるものである。

ところで、この場合、それぞれ１セグメントず
つの左及び右チヤンネルのデータを同一のRAM
に書き込み、訂正してから、これら左、右チヤン
ネルのデータワードを交互に読み出すようにする
ため、第７図からも明らかなように、データTR₂
のみが誤つているにもかかわらず、正しいデータ
TL₂も捨てられてしまうことになる。

以上の欠点を克服した例を次に示す。

すなわち第９図はその記録系の一例で、この例
は３個のRAMを有している。そしてこのRAM
はそれぞれ１セグメント分のデータの収容能力で
よい。つまり第６図の例のように２セグメント分
のデータの収容能力を持つ必要はなく、その1/2
となるものである。

この例においてもヘツド１Ａ及び１Ｂはコント
ロール信号発生回路５６からの基準のマスターク
ロツク発生器５５から得られる30Hzの信号S_Sに同
期するように回転させられている。

そして入力端５１及び５２を通じた左チヤンネ
ルのオーデイオ信号S_L及び右チヤンネルのオーデ
イオ信号S_Rは前述の例と同様にしてスイツチ回路
５３において44.1kHzのスイツチング信号SW（第
１０図Ａ）によつて交互に切り換えられ、Ａ／Ｄ
コンバータ５４に供給され、１ワード当たり16ビ
ツトのデータS_O（同図Ｂ）に変換される。

Ａ／Ｄコンバータ５４の出力信号は３出力端子
のスイツチ回路５７及び５８によつて、３個の
RAM５９，６０及び６１に選択的に供給され
る。

また、これら３個のRAM５９，６０，６１の
書き込み及び読み出しを制御するための信号がコ
ントロール信号発生回路５６よりRAM５９，６
０，６１の制御端子に供給される。すなわち左チ
ヤンネルの信号の書き込み制御信号RWLがスイ
ツチ回路６２を通じて３個のRAM５９，６０，
６１に供給されるとともに、右チヤンネルの信号
の書み込み制御信号RWRがスイツチ回路６３を
介して３個のRAM５９，６０，６１に供給され
る。また読み出し制御信号RRAがスイツチ回路
６４を通じてこれらRAM５９，６０，６１に供
給される。

スイツチ回路５７，６２は左チヤンネルのデー
タ（出力S_Oのうちの１ワードおきのワードL₀，
L₂，…）を３つのRAM５９，６０，６１に所定
期間分ずつ書き込むためのスイツチ、一方スイツ
チ回路５８，６３は右チヤンネルのデータワード
R₀，R₁，R₂…を３つのRAM５９，６０，６１に
所定期間分ずつ書き込むためのスイツチである。
スイツチ回路５７，６２はコントロール信号発生
回路５６からの切換信号SWLによつて、第１０
図Ｆに示すような順序で1/30秒毎にRAM５９〜
６１に対して切ら換えられ、また、スイツチ回路
５８，６３はコンロール信号発生回路５６からの
切換信号SWRによつて第１０図Ｇに示すような
順序で1/30秒毎にRAM５９〜６１に対して切り
換えられる。

こうして左チヤンネルのデータは第１０図Ｆに
示すような順序で右チヤンネルのデータは第１０
図Ｇに示すような順序で、それぞれRAM５９，
６０，６１が選択されて、それぞれ1/30秒分のデ
ータ毎に各１個のRAMに書き込まれる。

この場合、左チヤンネルのデータと右チヤンネ
ルのデータは夫々同じ時点においてデータが切り
換えられて各RAMに書き込まれるのではなく、
左チヤンネルと右チヤンネルとではデータの切り
換え時点が異つている。即ち44.1kHzの信号SWに
よつて右チヤンネルと左チヤンネルの信号が交互
に取り出されたものがスイツチ回路５７及び５８
において切り換えられるのであるが、この場合に
第１０図Ｂに示すように左チヤンネルの１セグメ
ント分のデータL₀〜L₁₄₆₉のうちの最初のデータ
ワードL₀の１ワード前のワードは、右チヤンネ
ルの１セグメント分のデータR₀〜R₁₄₆₉のうちの
734番目のデータワードR₇₃₄となるようにアドレ
スが定まつている。そして１つ置きのワードから
なる左チヤンネルのデータL₀からL₁₄₆₉までの
1470個の１セグメントデータがRAM５９に書き
込まれる。このときこのL₀からL₁₄₆₉までのデー
タが取り込まれる期間において、その前半のデー
タL₀からL₇₃₅が取り込まれるまでの期間において
はRAM６１に右チヤンネルのデータのR₇₃₅から
R₁₄₆₉までの右チヤンネルの１セグメントデータ
の後半の735個のデータが取り込まれ、その後半
のデータL₇₃₅からL₁₄₆₉までのデータをRAM５９
に書き込む期間においては右チヤンネルの１セグ
メントデータのうち前半のワードR₀からR₇₃₄ま
でのデータがRAM６０に取り込まれるように働
く。

RAM５９，６０，６１の動作モードは第１０
図Ｃ，Ｄ，Ｅに示すようにそれぞれ左チヤンネル
及び右チヤンネルの1/30秒の期間分のデータが書
き込まれた後は、ヘツド１Ａ及び１Ｂのそれぞれ
の半回転の1/60秒の期間のうち、ともにテープ２
に対接しない1/120秒の期間にその左あるいは右
チヤンネルのデータに対するパリテイ及びCRC
コードの発生付加がなされ、その後のヘツド１Ａ
あるいは１Ｂがテープ２に対接する1/120秒の期
間にデータを読み出しがなされる。

この場合、第１０図Ｃ，Ｄ，Ｅ，Ｆ，Ｇ及びＨ
からわかるように、３つのRAM５９，６０，６
１のうち２つは必ず右チヤンネルか左チヤンネル
の信号が書き込まれる状態となり、残りの１つの
RAMは読み出し状態となるように制御されるわ
けである。

すなわち、コントロール信号発生回路５６から
の読み出し制御信号RRAはスイツチ回路６４を
通じて３個のRAM５９〜６１に選択的に供給さ
れる。また、スイツチ回路５７及び５８の出力信
号が３端子のスイツチ回路６５を通じてパリテイ
及びCRCコード発生付加回路６６の出力端に接
続される。さらに、RAM５９，６０，６１の出
力信号がスイツチ回路６７を通じてパリテイ、
CRCコード発生付加回路６６の入力端に供給さ
れる。そして、これらスイツチ回路６４，６５及
び６７がコントロール信号発生回路５６からの切
換信号SWPRによつて第１０図Ｈに示すような
切換順序で1/60秒毎にRAM５９，６０，６１に
対して順次切り換えられる。

また、コントロール信号発生回路５６より、パ
リテイ・CRCコード発生付加回路６６に、切換
信号SWPRに同期する60Hzの制御信号CP（第１０
図Ｉ）が供給される。そして、この信号CPがハ
イレベルである1/120秒の期間（この期間はヘツ
ド１Ａ，１Ｂはともにテープ２に対接しない）
に、回路６６において各チヤンネルのデータに対
するパリテイ及びCRCコードの発生付加が行わ
れ、スイツチ６４，６５，６７によつて選択され
ているRAMにその冗長データの付加されたオー
デイオデータが再書き込みされる。次に、この信
号CPがローレベルである1/120秒の期間（この期
間はヘツド１Ａあるいは１Ｂがテープ２に対接し
ている）にその冗長データの付加されたオーデイ
オデータの読み出しがなされる。

こうしてRAM５９，６０，６１からは1/30秒
分の１チヤンネルのデータが1/120秒の期間に1/4
に時間圧縮（データ的には２チヤンネルのうちの
１チヤンネルであるから1/2を圧縮される）され
て読み出され、それがスイツチ回路６７を通じて
記録プロセツサ６８に供給される。そして、この
記録プロセツサ６８において、前述の例と同様に
ブロツク毎の同期信号及びプリアンブル及びポス
トアンブルが付加される処理がなされると共に記
録のために適切な変調が加えられてヘツド１Ａ及
び１Ｂに供給される。ヘツド１Ａ及び１Ｂはコン
トロール信号発生回路５６からのサーボ基準信号
S_Sに同期するようにされていることから、ヘツド
１Ａがテープに対接する1/120秒の期間において
このヘツド１Ａによつて左チヤンネルの１ゼクメ
ント分のオーデイオPCMデータがそれぞれ第１
０図Ｊに示すようにして記録され、それぞれ１本
のトラツク４Ａとしてテープ２上に記録され、右
チヤンネルの１セグメント分のオーデイオPCM
データが第１０図Ｌに示すようにしてヘツド１Ｂ
によつてそのテープ対接区間において、それぞれ
１本のトラツク４Ｂとして記録される。

次に、このようにして記録されたデータの再生
について説明しよう。

第１１図は再生系の一例である。又第１２図は
そのタイミングチヤートを示している。

ヘツド１Ａ及び１Ｂがそれぞれマスタークロツ
ク発生回路７６の出力信号に基づいた30Hzの信号
S_SPによつて位相制御されて、所定の回転位相と
なるようになつているのは前述の例と同様であ
る。

この場合、ヘツド１Ａの再生出力は第１２図Ａ
に示すようなタイミングとなり、ヘツド１Ｂの再
生出力のタイミングは同図Ｂに示すようなものと
なる。これら再生出力はアンプ７１Ａ及び７１Ｂ
を通じてスイツチ回路７２に供給され、このスイ
ツチ回路７２がコントロール信号発生回路７５か
らの切換信号SW（第１２図Ｃ）によつて交互に
切り換えられることにより、第１１図Ｄに示すよ
うに左チヤンネルの１トラツク分のデータTLと
右チヤンネルの１トラツク分のデータTRが交互
に間欠的に続く出力SPが得られる。

こうして得られた出力SPは、デジタル信号復
元回路７３においてデイジタル信号に復元され、
誤り検出及びRAM書き込み制御信号発生回路７
４に供給される。この回路７４においては、各チ
ヤンネルのデータの誤り検出がパリテイ及び
CRCコードを用いてなさるとともに、３個の
RAM７７，７８，７９にデータを書き込むため
のアドレス及びタイミング信号を発生する。

スイツチ回路８０は回路７４からの誤り検出の
なされたテータを３個のRAM７７，７８，７９
に取り込むか、誤り訂正回路８１からの誤り訂正
のなされたデータを取り込むかを切り換えるため
のスイツチで、このスイツチ回路８０はコントロ
ール信号発生回路７５からの書き込みと訂正の切
り換え信号WC_P（第１２図Ｋ）によつて切り換え
られる。

この信号WC_Pは60Hzの信号であつて、ヘツド
出力に同期しており、そのハイレベルである期間
PAはヘツド出力が得られる期間であつて、この
期間PAにおいてはスイツチ回路８０は図の状態
に切り換えられ、３つのRAM７７，７８，７９
にデータを取り込むモードとなる。一方この信号
WC_Pのローレベルである期間PBはヘツド出力が
得られない期間であつて、この期間PBはスイツ
チ回路８０が図の状態とは逆の状態に切り換えら
れて、訂正回路８１が３個のRAMに対して有利
に働くようになるモードとされる。

スイツチ８０が図の状態に切り換えられる期間
PAでは、このスイツチ回路８０を通じた誤り検
出のされたデータは、スイツチ回路８２に通じて
選択的にRAM７７，７８，７９の入力端に供給
される。また、回路７４からの書き込みアドレス
及び書き込みタイミング信号は、スイツチ回路８
３を通じてこれらRAM７７，７８，７９の制御
端子に選択的に供給される。さらにRAM７７，
７８，７９の出力が、スイツチ回路８４を通じて
選択的に訂正回路８１の入力端に供給されてい
る。

RAM７７，７８，７９の何れのRAMに入力
データを書き込むかを制御するのはコントロール
信号発生回路７５からの切換信号SWCである。
この切換信号SWCは、第１２図Ｈに示すように
信号WCに同期して1/60秒毎に各スイツチ回路８
２，８３及び８４を切り換えるものでその順番は
第１２図Ｈに示す如くである。

したがつて、例えばRAM７７が選択される1/
６０秒の前半の期間PAにおいて、ヘツド１Ａの再
生出力である左チヤンネルのデータがRAM７７
の所定のアドレスに書き込まれ、その後半の期間
PBにおいてこの書き込まれたデータが訂正回路
８１において訂正され、その訂正されたデータが
スイツチ回路８０を通じて再びRAM７７の同じ
アドレスに書き込まれるようにされる。RAM７
８及び７９においても同様で、その結果RAM７
７，７８，７９には誤り訂正のなされたデータが
書き込まれていることになる。

RAM７７，７８，７９の読み出しのためのタ
イミングは、コントロール信号発生回路７５から
の信号による。すなわち、タイミング信号発生回
路７５からの読み出し信号は、スイツチ回路８５
及び８６を通じてRAM７７，７８，７９に選択
的に供給される。また、RAM７７，７８，７９
の出力信号は、スイツチ回路８７，８８を通じて
修整回路８９，９０に供給される。スイツチ回路
８５とスイツチ回路８７は左チヤンネルのオーデ
イオPCMデータの読み出しのための切り換え用
のスイツチ回路であり、スイツチ回路８６と８８
は右チヤンネルのオーデイオPCMデータの読み
出し切り換え用のスイツチ回路である。スイツチ
回路８５及び８７はコントロール信号発生回路７
５からの制御信号SWL_Pによつて切り換えられ、
スイツチ回路８６と８８はコントロール信号発生
回路７５からの制御信号SWL_Pによつてそれぞれ
切り換えられる。信号SWL_Pによる切り換えのタ
イミングは、第１２図Ｉに示すような順序とさ
れ、それぞれRAM７７〜７９に動作モードを示
す第１２Ｅ〜Ｇに示すように、左チヤンネルのオ
ーデイオPCMデータが時間的に４倍に伸長され
て連続的な信号として３個のRAM７７〜７９よ
り読み出される。切換信号SWR_Pによる切り換え
のタイミングは３個のRAM７７〜７９に対して
第１２図Ｉに示すような順序とされ、右チヤンネ
ルのオーデイオPCMデータが時間的に４倍に伸
長されて連続的な信号として３個のRAM７７〜
７９より読み出される。

したがつてスイツチ回路８７からは左チヤンネ
ルのオーデイオPCMデータが得られ、これが修
整回路８９に供給されて、誤り訂正のできなかつ
たデータに対して修整がなされる。また、スイツ
チ回路８８からは右チヤンネルのオーデイオ
PCMデータが得られ、これが修整回路９０に供
給されて、誤り訂正のしきれなかつたデータが修
整される。この修整回路８９及び９０における誤
り修整手法は、例えば前述のような前置ホールド
が用いられる。

修整回路８９及び９０の出力信号はスイツチ回
路９１に供給され、記録時の信号SWに対応する
44.1kHzの信号によつてこのスイツチ回路９１が
交互に切り換えられることによつて左チヤンネ
ル、右チヤンネルのワードが時分割的にＤ／Ａコ
ンバータ９２においてアナログ信号に戻され、そ
のアナログ信号に戻されたデータがスイツチ回路
９３において44.1kHzの切換信号によつてアンプ
９４Ｌ及び９４Ｒに交互に切り換えられることに
より右チヤンネルと左チヤンネルのアナログオー
デイオ信号S_L′及びS_R′が取り出されるものであ
る。

以上のようにして左チヤンネルと右チヤンネル
を別々のトラツクとして記録できると共に、この
例の場合にはRAM７７，７８，７９はそれぞれ
１セグメント分のデータを収納できる容量でよい
ため、前述の例のような２セグメント分の容量の
RAMは必要とせず、安価に構成することができ
る。

また、前述の例と異なり、この例によれば修整
回路８９，９０において修整しきれなかつたデー
タが存在している場合においても、正しいデータ
は前述の例のように捨ててしまうことがないとい
う利点がある。

すなわち、第８図はその説明のための図で、同
図Ａはスイツチ回路７２の出力信号であり左チヤ
ンネルの１セグメントデータTL₁、右チヤンネル
の１セグメントデータTR₂、左チヤンネルのデー
タTL₃、右チヤンネルのデータTR₄…と順次続く
信号となつている。そしてこの場合、右チヤンネ
ルの信号TR₄が１トラツク分欠落したときは、
RAM７７，７８，７９の動作モードは第８図
BCDに示すようなものとなり、誤りがあつたデ
ータをRAM７７に取り込まず、次のデータTL₃
が取り込まれて、RAM７８から前のデータが再
び読み出されるようになる。このときは、図から
明らかなように正しいデータが前述の例のように
捨られてしまうようなことは全く生じないのであ
る。

以上のようにして、この発明によれば右チヤン
ネルと左チヤンネルのデータを別個のトラツクに
それぞれ記録することができ、オーデイオ信号の
アフターレコーデイング時等において非常に好都
合となつている。また、この発明によればヘツド
の角間隔よりもテープの巻き付け角を小さくした
ので、複数のヘツドが何れもテープに対接しない
期間が生じ、その期間を利用することにより、デ
ジタル信号に対する冗長データをバツフア回路を
経ることなく容易に付加することができ、構成上
非常に簡略化できるという効果がある。

尚、この発明は２ヘツドの場合に限らず３ヘツ
ド、４ヘツドの場合にも適用できることが容易に
理解できよう。

また、以上の例ではテープの巻き付け角をヘツ
ド角間隔の半分にしたが、これに限定されるわけ
ではなく、要は複数のヘツドを等角間隔で配した
場合に、そのヘツド角間隔より小さい角範囲分に
テープを巻き付けるようにすればよい。

【図面の簡単な説明】

第１図はこの発明装置の一例に用いる回転ヘツ
ド装置の一例の構成を示す図、第２図はそれによ
る記録トラツクパターンを示す図、第３図はオー
デイオ信号の記録装置の一例の系統図、第４図は
その説明のため及び再生のタイミングチヤートを
示す図、第５図はその再生系の一例の系統図、第
６図はこの発明による装置の一例のタイムチヤー
トを示す図、第７図は第６図の例の誤り修整を説
明するための図、第８図はこの発明の他の例の効
果を説明するための図、第９図はこの発明の他の
例の記録系の一例の系統図、第１０図はその説明
のためのタイムチヤート、第１１図はその他の例
の再生系の一例の系統図、第１２図はその説明の
ためのタイムチヤートである。１Ａ及び１Ｂは回転ヘツド、２は磁気テープ、
１７，１８，４０，４１及び７７，７８，７９は
データ記憶用のRAM、２５及び６６はパリテイ
及びCRC発生付加回路である。

Claims

【特許請求の範囲】１Ｎ（Ｎは２以上の整数）個の回転ヘツドを有
するとともに記録媒体が案内ドラムに360°／Ｎよりも少ない角範囲分だけ巻き付けられ、Ｎチヤンネ
ルのオーデイオ信号がPCM信号に変換されると
ともに、各チヤンネルのPCM信号が所定期間分
毎にブロツク化され、上記Ｎ個の回転ヘツドが共
に上記記録媒体に対接しない角間隔分の期間が利
用されて、上記各チヤンネル毎の所定期間分のデ
ータに冗長データが付加され、この冗長データが
付加された状態の上記オーデイオ信号のPCM信
号が上記各ヘツドの上記記録媒体への対接区間分
に圧縮されて上記各回転ヘツドによりその記録媒
体への対接区間において、上記記録媒体上に各チ
ヤンネル毎に別々の１本ずつのトラツクを形成し
て記録されるようになされたオーデイオ信号の記
録装置。