JPH0379059A

JPH0379059A - 半導体集積回路装置およびその製造方法

Info

Publication number: JPH0379059A
Application number: JP1215545A
Authority: JP
Inventors: Kaoru Oogaya; 薫大鋸谷
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-08-22
Filing date: 1989-08-22
Publication date: 1991-04-04
Also published as: KR910005379A; EP0414412A2; EP0414412A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体集積回路装置技術に関し、特に、半導
体集積回路装置の配線技術に関するものである。

〔従来の技術〕

半導体集積回路装置の配線技術については、例えば株式
会社オーム社、昭和５９年１１月３０日発行、ｒＬｓＩ
ハンドブックＪＰ２７５〜Ｐ２９３に記載がある。

従来の配線構造を第５図に示す。図の縦方向に延在する
一点鎖線は、配線３０のチャネル方向を示す中心線ＣＬ
、である。互いに並行に延在する中心線ＣＬ＋　、　Ｃ
Ｌ＋　の間隔りは、チャネル間隔を示す。また、その中
心線ＣＬ　＋　　に直交する方向に延在する一点鎖線は
、配線３０の上層配線（図示せず）のチャネル方向を示
す中心線ＣＬ２である。中心線ＣＬ、　　と中心線ＣＬ
２　との交点には、配線３０とその上層配線とを接続す
るスルーホール部３１が配置されている。配線３０にお
いて、スルーホール部３１には、フランジ部３０ａが形
成されている。フランジ部３０ａは、マスク合わせずれ
に起因するスルーホール部３１の目はずれを防止するた
め、配線３０の他の配線部分３０ｂよりも幅広となって
いる。

このような配線構造を設計するには、まず、互いに隣接
する配線３０．３０の最小間隔および配線３０の最小線
幅を決定する。最小間隔は、フランジ部３０ａが他の配
線部分３０ｂよりも幅広なので、フランジ部３０ａと、
それに隣接する配線部分３０ｂとの間隔ｄコ。　によっ
て決定する。また、最小線幅は、フランジ部３０ａ、３
０ａに挟まれた配線部分３０ｂ、の幅ｄ３冒こよって決
定する。

そして、従来は、配線の線幅の設定に際して、フランジ
部３０ａ、３０ａに挟まれた配線部分３０ｂ＋　のみの
幅ｄ３１を最小線幅に設定するのではなく、レイアウト
の容易さやレイアウトの効率上、配線３０においてフラ
ンジ部３０ａ、３０ａに挟まれない配線部分３０ｂも最
小線幅に設定していた。

〔発明が解決しようとする課題〕

ところが、レイアウトの容易さから配線においてフラン
ジ部に挟まれない部分も最小線幅に設定する上記従来の
技術においては、フランジ部に挟まれない配線部分の幅
が必要以上に細（なっており、配線の信頼性が著しく低
下している問題があることを本発明者は見出した。

すなわち、配線の信頼度は、〔断線発生率■微細配線の
出現率×下地段差の出現率〕の式によって決定される。

従来の配線構造においては、チャネル間隔の狭小化やそ
れに基づく最小線幅の微細化に伴って、半導体集積回路
装置全体における微細配線の出現率および微細配線が下
地段差部の上方に位置する確率が高くなるため、例えば
エレクトロマイグレーション（以下、ＥＭという）不良
やストレスマイグレーション（以下、ＳＭという）不良
、あるいは配線抵抗の増加といった問題が発生し易い。

本発明は上記課題に着目してなされたものであり、その
目的は、半導体集積回路装置に形成された配線の信頼性
を向上させることのできる技術を提供することにある。

本発明の他の目的は、配線レイアウトの容易さを損なう
ことなく、半導体集積回路装置に形成された配線の信頼
性を向上させることのできる技術を提供することにある
。

本発明の前記ならびにその他の目的と新規な特徴は、明
細書の記述および添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。

すなわち、請求項１記載の発明は、同一配線層に形成さ
れた互いに隣接する配線の異層配線間を接続する接続孔
部にフランジ部の形成された半導体集積回路装置であっ
て、前記互いに隣接する配線において、前記フランジ部
に隣接する配線部分を、前記フランジ部から離間する方
向に窪ませて、その配線部分の幅のみを配線の他の部分
の幅よりも細くした半導体集積回路装置構造とするもの
である。

また、請求項２記載の発明は、請求項１記載の半導体集
積回路装置を製造する際、自動配線レイアウト設計の段
階で、前記フランジ部を形成する情報と、そのフランジ
部に隣接する配線部分のみフランジ部から離間する方向
に窪ませる情報とを備えた接続孔部用エレメントセルを
、前記接続孔部に配置する半導体集積回路装置の製造方
法である。

〔作用］上記した請求項１記載の発明によれば、フランジ部を除
く全ての配線部分の幅を最小線幅に設定していた従来の
配線構造よりも、微細配線の出現率および微細配線が下
地段差部の上方に位置する確率を大幅に低くすることが
できるため、例えば配線ＯＥＭ耐性や３Ｍ耐性を向上さ
せ、さらには配線抵抗を低下させることができ、配線の
信頼性を大幅に向上させることが可能となる。

上記した請求項２記載の発明によれば、請求項１記載の
半導体集積回路装置を製造する際、自動配線レイアウト
設計の段階で、例えばフランジ部に隣接する配線部分の
みが最小線幅となるように配線パターンを設計できるた
め、配線レイアウトの容易さを損なうことなく、配線の
信頼性を大幅に向上させることが可能となる。

〔実施例〕

第１図は本発明の一実施例である半導体集積回路装置に
形成された配線の要部拡大平面図、第２図はこの半導体
集積回路装置の平面図、第３図（ａ）〜（Ｃ）はこの半
導体集積回路装置の製造方法である自動配線レイアウト
の工程を示すレイアウト平面の部分平面図、第４図（ａ
）〜（ｄ）はこの自動配線レイアウトによって作成され
た配線データを実際の配線パターンデータに変換する際
の工程を示すレイアウト平面の部分平面図である。

第２図に示す本実施例の半導体集積回路装置１は、例え
ば多層配線構造を有する複合ゲートアレイである。

例えばシリコン（Ｓｉ）単結晶からなる半導体チップ２
の中央部の論理回路形成領域には、論理回路ブロック３
が複数配置されている。論理回路ブロック３は、信号の
高速化や低消費電力化等の観点からＢ　ｉ　−ＣＭ　Ｏ
Ｓ　（Ｂｉｐｏｌａｒ　ＣｏｍｐｌｅｍｅｎｔａｒＹ　
ＭＯＳ）回路によって構成されている。

論理回路形成領域の両側には、メモリ回路ブロック４が
、例えば２列４役ずつ配置されている。

各メモリ回路ブロック４には、例えばスタティックＲＡ
Ｍが形成されている。そして、各メモリ回路ブロック４
の周囲には、Ｘデコーダ回路５ａやＹデコーダ回路５ｂ
等の周辺回路ブロックが配置されている。

また、半導体チップ２において、図の左右両端側には、
入出力回路ブロック６が複数配置されている。入出力回
路ブロック６は、論理回路ブロック３と同様、例えばＢ
ｉ−ＣＭＯ３回路によって構成されている。

ところで、本実施例の半導体集積回路装置においては、
例えば半導体チップ２に配置された全ての回路ブロック
を構成する配線が、第１図に示す構造となっている。

すなわち、配線７において、異層配線間を接続するスル
ーホール部（接続孔部）８の配置される部分には、目は
ずれ防止のためのフランジ部７ａが形成されているとと
もに、互いに隣接する配線７．７において、一方の配線
７のフランジ部７ａに隣接する他方の配置７の一部がフ
ランジ部７ａから離間する方向に窪んでおり、その配線
部分７ｂの幅ｄ１　のみが、配線７の他の配線部分７ｃ
の幅ｄ２よりも細くなっている。

言い換えると、従来、最小線幅の配線部分７ｂの幅ｄ１
　　に合わせて必要以上に細くしていた配線部分７Ｃの
幅ｄ２が、最小線幅の配線部分７ｂよりも広（なってい
る。但し、この場合、配線部分７Ｃの幅ｄ２　は、互い
に隣接する配線部分７ｃ。

７Ｃの間隔ｄ４が次の範囲となるように定義されている
。すなわち、〔フランジ部７ａと配線部分７ｂとの間隔
ｄ３　）≦〔配線部分７ｃ、７ｃの間隔ｄ４　）　＜　
［配線部分７ｃ’、７ｂの間隔ｄｓ　）。

このように本実施例の配線７においては、最小線幅の配
線部分７ｂは、配線７の全体のごく一部にすぎないので
、配線７においてフランジ部７ａを除（全ての部分を最
小線幅に設定していた従来の配線構造よりも、最小線幅
の配線部分７ｂの出現率および最小線幅の配線部分７ｂ
が下地段差部の上方に位置する確率が大幅に低くなる。

このため、配線７は、例えばＥＭ不良、ＳＭ不良、並び
に配線抵抗の増加が抑制される構造となっている。

配線部分７ｂの幅ｄ１　は、例えば１．６〜１．８μｍ
程度である。配線部分７ｃの幅ｄ２は、例えば２．５〜
２．７μｍ程度である。また、フランジ部７ａとそれに
隣接する配線部分７ｂとの間隔ｄ、は、互いに隣接する
配線７．７の最小間隔であり、例えば１．０〜１．１μ
ｍ程度である。なお、配線７は、例えばアルミニウム（
Ａ’ｊ２）−３ｉ−銅（Ｃｕ）合金からなる。また、第
１図は、例えば第１配線層を示している。

第１図の縦方向に延在する一点鎖線は、第１配線層に形
成された配線７のチャネル方向を示す中心線ＣＬ、であ
る。また、中心線ＣＬ、の延在する方向に対して直交す
る方向に延在する一点鎖線は、第２配線層に形成された
図示しない配線のチャネル方向を示す中心線ＣＬ２　で
ある。

上記したスルーホール部８は、例えば第１配線層と第２
配線層とを接続する部分であり、中心線ＣＬ、　　と中
心線ＣＬｚ　との交点に配置されている。

スルーホール部８において、中心線ＣＬ＋　に直交する
方向の幅ｄ６　は、例えば１．２μｍ程度である。

また、フランジＩ’７ａにおいて、目はずれ防止のため
の余裕幅ｄｉ　は、例えば０．６〜０．９μｍ程度であ
る。

なお、目はずれ防止用の余裕幅ｄ、を減じて、スルーホ
ール部８を大きくしてもかまわない。

互いに並行に延在する中心線ＣＬＩ　、　ＣＬ、　の間
隔は、第１配線層の配線７のチャネル間隔りを示してお
り、例えば３．０μｍ程度である。そして、チャネル間
隔りは、次の式によって決定される。

Ｄ　＝　ｄ　ｓ　／　２　＋　ｄ　ｑ　＋　ｄ　３　＋
　ｄ　＋　／　２一方、フランジ部７ａの隅部は、面取
りされている。そして、その面取りされた隅部に対向す
る配線部分７Ｃの隅部も面取りされている。これは、仮
にフランジ部７ａの隅部およびそれに対向する配線部分
７Ｃの隅部をそのまま残しておくと、その隅部と隅部と
の間隔が最小の間隔ｄ３　よりも狭くなり、露光、現像
工程の際に解像不良が発生してしまうことを防止するた
めである。斜方向の目はずれ防止のための余裕幅ｄ、は
、例えば０．７μｍ程度であり、間隔ｄ９　は、例えば
１．１３μｍ程度である。な彰、フランジ部７ａの隅部
とそれに対向する配線部分７Ｃの隅部との間隔が最小の
間隔ｄ３　以上であれば、それらの隅部を面取りしなく
とも良い。

次に、このような半導体集積回路装置の製造方法を第１
図、第３図（ａ）〜（Ｃ）および第４図（ａ）〜（６）
により説明する。なお、本実施例においては、自動配線
レイアウト設計によって作成された配線データから、例
えば実際の配線用マスクの配線パターンデータを自動的
に作成する場合について説明する。

第３図（ａ）は、回路ブロックが配置された後の自動配
線レイアウト設計の際のレイアウト平面の一部を示して
いる。Ａ−Ｄは、回路ブロックの端子を示している。

まず、迷路法や線分探索経路法あるいはチャネル配線法
等の経路探索法によって端子Ａ、Ｂ問および端子Ｃ，Ｄ
間の経路探索を行い、第３図ら）に示すように、端子Ａ
、Ｂ間を結線する配線経路９および端子Ｃ，Ｄ間を結線
する配線経路１０を自動的に作成する。

この際、第１配線層と第２配線層とを接続する部分には
、スルーホールセル・ライブラリ内から次のような情報
を備えるスルーホールセル（接続孔部用エレメントセル
）ＴＭ０１を取り出して配置する。すなわち、スルーホ
ールセルＴ　Ｈｌ　２は、フランジ部７ａを形成する情
報と、そのフランジ部７ａに隣接する異電位の配線の一
部をフランジ部７ａから離間する方向に窪ませる情報と
を備えている。なお、スルーホールセルＴＨの添字は配
線層を示している。

続いて、第３図（Ｃ）に示すように、配線層毎に配線デ
ータを分離する。なお、第３図（Ｃ）には、説明を簡単
にするため、第１配線層の配線経路９，１０のみを示す
。

そして、その配線データを第４図（ａ）、　（ｂ）に示
すような幅および大きさを持つ図形データに自動的に変
換する。

第４図（ａ）には、配線径１９．１０　（第３図（Ｃ）
）の配線データに基づいて作成された長方形状の配線パ
ターン９ａ、１０ａのみを示す。配線パターン９ａ、１
０ａのパターン間隔は、例えば上記した配線７，７の最
小の間隔ｄ、と同等とする。また、パターン幅は、例え
ば配線部分７ｃの幅ｄ２と同等とする。

第４図（ｂ）には、スルーホールセルＴ　Ｈｔ　２の図
形データを示す。スルーホールセルＴ　Ｈｌ　２の図形
データの中央部には、スルーホール部８を形成するため
の情報を備える領域８ａが座標で設定されている。その
領域８ａの外周には、フランジ部７ａを形成するための
情報を備える例えば六角形状の領域７ａ＋　が座標で設
定されている。さらに、その領域７ａ、　の外周には、
フランジ部７ａに隣接する異電位の配線の一部をフラン
ジ部７ａから離間する方向に窪ませるための情報を備え
る領域１１が座標で設定されている。領域１１には、フ
ランジ部７ａと接続されない異電位の配線が領域１１と
重なった場合に、その重なった配線部分を削り取るよう
に定義されている。この領域１１の幅ｄｇｏは、例えば
最小の間隔ｄ、と同等とする。

次いで、第４図（Ｃ）に示すように、第４図（ａ）、　
（ｂ）の図形データを合成する。すると、配線パターン
１０ａにおいて領域７ａｌ　に隣接する部分が、領域７
ａ＋　　と配線パターン１０ａとの間隔が最小の間隔ｄ
、となるように削り取られる。但し、領域７ａ＋　　と
接続される同電位の配線パターン９には、領域１１の定
義は適用されない。なお、第４図（Ｃ）における斜線は
、領域１１と配線パターン１０ａとが重なった部分を示
し、配線パターン１０ａが削り取られる部分を示す。

そして、第４図（６）に示すように、互いに隣接する配
線７，７において、フランジ部７ａに隣接する配線７の
一部に、フランジ部７ａから離間する方向に窪みが形成
され、その配線部分７ｂのみが最小線幅となるような配
線パターンデータを作成する。なお、このようにして作
成された配線パターンデータは、例えばウェハ直接描画
装置用の配線パターンデータとしても使用可能である。

このように本実施例によれば、以下の効果を得ること可
能となる。

（１）、互いに隣接する配線７．７において、フランジ
部７ａに隣接する配線７の一部を、そのフランジ部７ａ
から離間する方向に窪ませて、その配線部分７ｂの幅ｄ
、のみを最小線幅に設定し、他の配線部分７Ｃの幅ｄ２
　を最小線幅より幅広としたことにより、最小線幅の配
線部分７ｂは、配線７の全体のごく一部にすぎないので
、配線７においてフランジ部７ａを除く全ての部分を最
小線幅に設定していた従来の配線構造よりも、最小線幅
の配線部分７ｂの出現率および最小線幅の配線部分７ｂ
が下地段差部の上方に位置する確率を大幅に低くするこ
とができる。

（２）、上記（１）により、配線７の電流密度を下げる
ことができるため、配線７のＥＭ耐性を向上させること
が可能となる。

（３）、上記（１）により、従来よりも配線７の幅広領
域増加し、配線７にバンブー粒界が形成され難くなるた
め、配線７の３Ｍ耐性を向上させることが可能となる。

（４）、上記（１）により、従来よりも配線７の幅広領
域領域が増加するため、配線抵抗を下げることが可能と
なる。

（５）、上記（１）〜（４）により、配線７の信頼性を
大幅に向上させることが可能となる。

（６）、上記（１）〜〔５）により、信頼性の高い半導
体集積回路装置１を得ることが可能となる。

（７）、自動配線レイアウト設計の段階で、異層配線間
を接続するスルーホール部８に、フランジ部７ａに隣接
する配線の一部分を窪ませる情報を備えるスルーホール
セルＴ　Ｈｌ　２を配置することによって、フランジ部
７ａに隣接する配線部分７ｂの幅ｄ、のみが最小線幅と
なるような配線パターンデータを作成することができる
ため、その作成時間が短時間で済む。

（８）、自動配線レイアウト設計の段階で、異配線層間
を接続するスルーホール部８に、フランジ部７ａに隣接
する配線部分を削り取る情報を備えるスルーホールセル
ＴＨ，２を配置することによって、フランジ部７ａに隣
接する配線部分７ｂの幅ｄ１のみが最小線幅となるよう
な配線パターンデータを作成することができるため、配
線レイアウトの容易さを損なうことなく、配線７の信頼
性を大幅に向上させることが可能となる。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

例えば、前記実施例においては、論理回路ブロックおよ
び入出力回路ブロックをＢｉ−０Ｍ０３回路によって構
成した場合について説明したが、これに限定されるもの
ではなく種々変更可能であリ、例えばＥＣＬ回路やＣＭ
Ｏ５回路でも良い。

また、前記実施例においては、半導体集積回路装置の全
ての回路ブロックを前記実施例で説明した構造の配線に
よって構成した場合について説明したが、これに限定さ
れるものではなく、例えば特に段差の厳しい領域上に形
成される配線を前記実施例で説明した構造としても良い
。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるメモリを備える複合
ゲートアレイに適用した場合について説明し−たが、こ
れに限定されず種々適用可能であり、例えばゲートアレ
イやスタンダードセル、あるいは汎用Ｌｉ等の他の半導
体集積回路装置に適用することも可能である。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

すなわち、同一配線層に形成された互いに隣接する配線
の異層配線間を接続する接続孔部にフランジ部の形成さ
れた半導体集積回路装置であって、前記互いに隣接する
配線において、前記フランジ部に隣接する配線部分を、
前記フランジ部から離間する方向に窪ませて、その配線
部分の幅のみを配線の他の部分の幅よりも細くした請求
項１記載の半導体集積回路装置構造によれば、微細配線
の出現率および微細配線が下地段差部の上方に位置する
確率を従来よりも大幅に低くすることができるため、例
えば配線のＥＭ耐性や３Ｍ耐性を向上させ、さらには配
線抵抗を低下させることができ、配線の信頼性を大幅に
向上させることが可能となる。

また、請求項１記載の半導体集積回路装置を製造する際
、自動配線レイアウト設計の段階で、前記フランジ部を
形成する情報と、そのフランジ部に隣接する配線部分の
みフランジ部から離間する方向に窪ませる情報とを備え
た接続孔部用エレメントセルを、前記接続孔部に配置す
る請求項２記載の半導体集積回路装置の製造方法によれ
ば、例えばフランジ部に隣接する配線部分のみが最小線
幅となるように配線パターンを設計できるため、配線レ
イアウトの容易さを損なうことなく、配線の信頼性を大
幅に向上させることが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例である半導体集積回路装置に
形成された配線の要部拡大平面図、第２図はこの半導体
集積回路装置の平面図、第３図（ａ）〜（Ｃ）はこの半
導体集積回路装置の製造方法である自動配線レイアウト
の工程を示すレイアウト平面の部分平面図、第４図（ａ）〜（６）はこの自動配線レイアウトによっ
て作成された配線データを実際の配線パターンデータに
変換する際の工程を示すレイアウト平面の部分平面図、第５図は従来の配線構造を示す部分平面図である。１・・・半導体集積回路装置、２・・・半導体チップ、
３・・・論理回路ブロック、４・・・メモリ回路ブロッ
ク、５ａ・・・Ｘデコーダ回路、５ｂ・・・Ｙデコーダ
回路、６・・・入出力回路ブロック、７・・・配線、７
ａ・・・フランジ部、Ｖａｔ　　・・・領域、７ｂ、７
ｃ・・・配線部分、８・・・スルーホール部（接続孔部
）、８ａ・・・領域、９，１０・・・配線経路、９ａ、
１０ａ・・・配線パターン、１１・・・領域、ＴＨ・・
・スルーホールセル（接続孔部用エレメントセル）、Ｄ
・・・チャネル間隔、ｄ、、　ｄ、、　ｄ、　　・・・
幅、ｄ、〜ｄ、、ｄ、　　・・・間隔、ｄ、、ｄ、　　
・・・余裕幅、ＣＬ、、　ＣＬ２　　・・・中心線、Ａ
−Ｄ・・・端子、３０・・・配線、３０ａ・・・フラン
ジ部、３０ｂ、３０ｂｌ　　・・・配線部分、３１・・
・スルーホールｌ、ｄ３ｏ・・・ｆｌｌｉ　隔１．ａ　
ｓ　＋・・・幅。

Claims

【特許請求の範囲】１、同一配線層に形成された互いに隣接する配線の異層
配線間を接続する接続孔部にフランジ部の形成された半
導体集積回路装置であって、前記互いに隣接する配線に
おいて、前記フランジ部に隣接する配線部分を、前記フ
ランジ部から離間する方向に窪ませて、その配線部分の
幅のみを配線の他の部分の幅よりも細くしたことを特徴
とする半導体集積回路装置。２、請求項１記載の半導体集積回路装置を製造する際、
自動配線レイアウト設計の段階で、前記フランジ部を形
成する情報と、そのフランジ部に隣接する配線部分のみ
フランジ部から離間する方向に窪ませる情報とを備えた
接続孔部用エレメントセルを、前記接続孔部に配置する
ことを特徴とする半導体集積回路装置の製造方法。