JPH05226331A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH05226331A JPH05226331A JP25783491A JP25783491A JPH05226331A JP H05226331 A JPH05226331 A JP H05226331A JP 25783491 A JP25783491 A JP 25783491A JP 25783491 A JP25783491 A JP 25783491A JP H05226331 A JPH05226331 A JP H05226331A
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- wiring layer
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】本発明は、設計値寸法に対し誤差の少ないヴィ
アコンタクトホ−ルを形成するとともに、素子の集積度
を向上することを主要な目的とする。 【構成】半導体基板上に互いに絶縁して設けられた第１
の金属層(34c) ・第２の金属層(36a) を、電気的に接続
するヴィアコンタクトホ−ル(38)下の前記配線層(35b)
の幅が、その他の領域の配線層の幅より広くすることに
より、誤差の少ないヴィアコンタクトホ−ルの形成と素
子の集積度向上を達成しえる半導体集積回路装置。
アコンタクトホ−ルを形成するとともに、素子の集積度
を向上することを主要な目的とする。 【構成】半導体基板上に互いに絶縁して設けられた第１
の金属層(34c) ・第２の金属層(36a) を、電気的に接続
するヴィアコンタクトホ−ル(38)下の前記配線層(35b)
の幅が、その他の領域の配線層の幅より広くすることに
より、誤差の少ないヴィアコンタクトホ−ルの形成と素
子の集積度向上を達成しえる半導体集積回路装置。
Description
【０００１】
【産業上の利用分野】本発明は、多層メタル配線技術を
用いた半導体集積回路装置に関し、主に電算機を用いた
自動設計に使用されるものである。
用いた半導体集積回路装置に関し、主に電算機を用いた
自動設計に使用されるものである。
【０００２】
【従来の技術】周知の如く、多層メタル配線技術を用い
た大規模集積回路（以下、ＬＳＩと称する）のパタ−ン
レイアウトは、主に電算機を用いた自動設計に使用され
る。ここで、ＬＳＩの電算機を用いた自動設計を図５及
び図６を参照して説明する。なお、図５は半導体集積回
路装置のパタ−ンレイアウト図、図６は図５の半導体集
積回路装置を構成する１個のセルのパタ−ン平面図であ
る。
た大規模集積回路（以下、ＬＳＩと称する）のパタ−ン
レイアウトは、主に電算機を用いた自動設計に使用され
る。ここで、ＬＳＩの電算機を用いた自動設計を図５及
び図６を参照して説明する。なお、図５は半導体集積回
路装置のパタ−ンレイアウト図、図６は図５の半導体集
積回路装置を構成する１個のセルのパタ−ン平面図であ
る。
【０００３】図中の１…はセル行である。これらセル行
１…は、ビルディング・ブロック方式と呼ばれる複数の
セル…から構成されている。前記セル行１…間は、配線
領域（チャネル領域）３、３となっている。これら配線
領域３、３には、第１層目のＡＩ（アルミ）配線４がセ
ル行方向に設けられている。このアルミ配線４はセル２
…に供給する電源として使用される。また、前記配線領
域３、３及びセル行１…には、入力として使用される多
結晶シリコンからなる配線層５、出力として使用される
第２層目のアルミ配線６が、夫々セル行１…と直交する
方向に設けられている。なお、前記アルミ配線６は、セ
ル行１…が設けられた領域ではセル行１…を横切るスル
−配線として用いられている。前記第１層目のアルミ配
線４と第２層目のアルミ配線６とは、ヴィア（Ｖｉａ）
コンタクトホ−ル７…によって接続されている。同様
に、前記第１層目のアルミ配線４と配線層５とは第１の
コンタクトホ−ル８…によって接続され、第１層目のア
ルミ配線４と基板表面の拡散層９とは第２のコンタクト
ホ−ル10…によって接続されている。
１…は、ビルディング・ブロック方式と呼ばれる複数の
セル…から構成されている。前記セル行１…間は、配線
領域（チャネル領域）３、３となっている。これら配線
領域３、３には、第１層目のＡＩ（アルミ）配線４がセ
ル行方向に設けられている。このアルミ配線４はセル２
…に供給する電源として使用される。また、前記配線領
域３、３及びセル行１…には、入力として使用される多
結晶シリコンからなる配線層５、出力として使用される
第２層目のアルミ配線６が、夫々セル行１…と直交する
方向に設けられている。なお、前記アルミ配線６は、セ
ル行１…が設けられた領域ではセル行１…を横切るスル
−配線として用いられている。前記第１層目のアルミ配
線４と第２層目のアルミ配線６とは、ヴィア（Ｖｉａ）
コンタクトホ−ル７…によって接続されている。同様
に、前記第１層目のアルミ配線４と配線層５とは第１の
コンタクトホ−ル８…によって接続され、第１層目のア
ルミ配線４と基板表面の拡散層９とは第２のコンタクト
ホ−ル10…によって接続されている。
【０００４】こうした構造の半導体集積回路装置におい
て、アルミ配線４、６及び配線層５の夫々の中心線、セ
ル２…の発生原点は単位格子上に位置しており、単位格
子の大きさ（ピッチ）は夫々必ずしも同じ値ではない。
て、アルミ配線４、６及び配線層５の夫々の中心線、セ
ル２…の発生原点は単位格子上に位置しており、単位格
子の大きさ（ピッチ）は夫々必ずしも同じ値ではない。
【０００５】
【発明が解決しようとする課題】しかしながら、従来技
術によれば、第１層目のアルミ配線４とシリコン基板が
短絡したり、第２層目のアルミ配線６が段切れするとい
う問題を有する。これについて、図７〜図９を参照して
説明する。ここで、図７はヴィアコンタクトホ−ル形成
用の写真蝕刻（ＰＥＰ）の感光時の半導体集積回路装置
の断面図を、図８は図７に対応したパタ−ン図を示す。
図７において、11はシリコン基板である。この基板11上
には、シリコン酸化膜12を介して多結晶シリコンからな
る配線層13が設けられている。この配線層13を含む酸化
膜12上には、第１層目のアルミ配線14を第１のＣＶＤ膜
151 を介して設けられている。このＣＶＤ膜151 上に
は、第２のＣＶＤ膜152 、レジスト16が設けられてい
る。同図で、感光されるレジスト16の面は、配線層13の
存在により隆起した状態になっている。従って、この状
態でマスク17を用いて感光すると、光が矢印Ａの方向に
反射する。その結果、この状態で工程を進めると、最悪
の場合図９に示す如く酸化膜12が部分的に除去され、第
１層目のアルミ配線14と除去された酸化膜12から露出す
る基板11とが短絡する。また、配線層13の存在により起
伏が激しくなり、第２層目のアルミ配線18が段切れ（Ｏ
印部分）を起こす危険がある。なお、図８において、Ｐ
は第２層目のＡｌ配線18のピッチを示す。また、図９に
おいて、Ｌ1 はヴィアコンタクトホ−ル19の実際の開口
幅を、Ｌ2 は設計上の開口幅を夫々示す。このようなこ
とから、下記、（ア）、（イ）の対策方法が取られてい
る。
術によれば、第１層目のアルミ配線４とシリコン基板が
短絡したり、第２層目のアルミ配線６が段切れするとい
う問題を有する。これについて、図７〜図９を参照して
説明する。ここで、図７はヴィアコンタクトホ−ル形成
用の写真蝕刻（ＰＥＰ）の感光時の半導体集積回路装置
の断面図を、図８は図７に対応したパタ−ン図を示す。
図７において、11はシリコン基板である。この基板11上
には、シリコン酸化膜12を介して多結晶シリコンからな
る配線層13が設けられている。この配線層13を含む酸化
膜12上には、第１層目のアルミ配線14を第１のＣＶＤ膜
151 を介して設けられている。このＣＶＤ膜151 上に
は、第２のＣＶＤ膜152 、レジスト16が設けられてい
る。同図で、感光されるレジスト16の面は、配線層13の
存在により隆起した状態になっている。従って、この状
態でマスク17を用いて感光すると、光が矢印Ａの方向に
反射する。その結果、この状態で工程を進めると、最悪
の場合図９に示す如く酸化膜12が部分的に除去され、第
１層目のアルミ配線14と除去された酸化膜12から露出す
る基板11とが短絡する。また、配線層13の存在により起
伏が激しくなり、第２層目のアルミ配線18が段切れ（Ｏ
印部分）を起こす危険がある。なお、図８において、Ｐ
は第２層目のＡｌ配線18のピッチを示す。また、図９に
おいて、Ｌ1 はヴィアコンタクトホ−ル19の実際の開口
幅を、Ｌ2 は設計上の開口幅を夫々示す。このようなこ
とから、下記、（ア）、（イ）の対策方法が取られてい
る。
【０００６】（ア）．第１層目のアルミ配線及び第２層
目のアルミ配線のヴィアコンタクトホ−ルに対するオ−
バ−ラップ部分を追加すること。即ち、これは、第10図
に示す如く、実際に開口されるヴィアコンタクトホ−ル
20の大きさを考慮して、その周囲に第１層目のアルミ配
線14と第２層目のアルミ配線18のオ−バ−ラップを付け
るという方法である。しかしながら、この方法によれ
ば、第２層目のアルミ配線18のピッチはＰ´と広がった
ヴィアコンタクトホ−ル20の分大きくなり、ＬＳＩの集
積度を低下させる。
目のアルミ配線のヴィアコンタクトホ−ルに対するオ−
バ−ラップ部分を追加すること。即ち、これは、第10図
に示す如く、実際に開口されるヴィアコンタクトホ−ル
20の大きさを考慮して、その周囲に第１層目のアルミ配
線14と第２層目のアルミ配線18のオ−バ−ラップを付け
るという方法である。しかしながら、この方法によれ
ば、第２層目のアルミ配線18のピッチはＰ´と広がった
ヴィアコンタクトホ−ル20の分大きくなり、ＬＳＩの集
積度を低下させる。
【０００７】（イ）．ヴィアコンタクトホ−ルを配線層
間に位置するように設けること。これについて、図11、
図12を参照して説明する。なお、図12は図11のＸ−Ｘ線
に沿う断面図である。即ち、これは、多結晶シリコンか
らなる配線層13の起因する隆起を考慮し、配線層13のピ
ッチＰ”を大きくとり、ヴィアコンタクトホ−ル21を配
線層13、13間の平坦な部分に設ける方法である。しかし
ながら、この方法によれば、配線層13のピッチがＰ”と
ヴィアコンタクトホ−ル21の幅程広くなり、ＬＳＩの集
積度が低下させる。
間に位置するように設けること。これについて、図11、
図12を参照して説明する。なお、図12は図11のＸ−Ｘ線
に沿う断面図である。即ち、これは、多結晶シリコンか
らなる配線層13の起因する隆起を考慮し、配線層13のピ
ッチＰ”を大きくとり、ヴィアコンタクトホ−ル21を配
線層13、13間の平坦な部分に設ける方法である。しかし
ながら、この方法によれば、配線層13のピッチがＰ”と
ヴィアコンタクトホ−ル21の幅程広くなり、ＬＳＩの集
積度が低下させる。
【０００８】本発明は上記事情に鑑みてなされたもの
で、誤差の少ないヴィアコンタクトホ−ルを形成すると
ともに、素子の集積度を向上できる半導体集積回路装置
を提供することを目的とする。
で、誤差の少ないヴィアコンタクトホ−ルを形成すると
ともに、素子の集積度を向上できる半導体集積回路装置
を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、主として電子
計算機を用いて自動設計される半導体集積回路装置に関
するもので、その要点は、「ヴィアコンタクトホ−ル下
の配線層の幅を他の領域の配線層の幅に対して広げる手
段」を用いることにより、上記目的の達成を図ったこと
を骨子とする。
計算機を用いて自動設計される半導体集積回路装置に関
するもので、その要点は、「ヴィアコンタクトホ−ル下
の配線層の幅を他の領域の配線層の幅に対して広げる手
段」を用いることにより、上記目的の達成を図ったこと
を骨子とする。
【００１０】
【作用】本発明において、ヴィアコンタクトホ−ル下の
配線層の幅がその他の領域の配線層の幅より広がった構
造となっているため、ヴィアコンタクトホ−ルのエッジ
の下の起伏をなくすことができる。その結果、ヴィアコ
ンタクトトホ−ル形成前では図４に示すように光が入射
するため、従来（第６図）と比べ、配線層上周辺のレジ
ストの斜面上で反射する光の量を減少し、設計値寸法に
対し誤差の少ないヴィアコンタクトホ−ル38を形成でき
る。また、従来と比べ、集積度を向上できる。
配線層の幅がその他の領域の配線層の幅より広がった構
造となっているため、ヴィアコンタクトホ−ルのエッジ
の下の起伏をなくすことができる。その結果、ヴィアコ
ンタクトトホ−ル形成前では図４に示すように光が入射
するため、従来（第６図）と比べ、配線層上周辺のレジ
ストの斜面上で反射する光の量を減少し、設計値寸法に
対し誤差の少ないヴィアコンタクトホ−ル38を形成でき
る。また、従来と比べ、集積度を向上できる。
【００１１】
【実施例】以下、本発明の実施例を図を参照して説明す
る。
る。
【００１２】図１〜図３を参照して説明する。但し、図
１は本発明の実施例１に係る半導体集積回路装置のパタ
−ン平面図、図２は図１を部分的に拡大したパタ−ン平
面図、図３は図２のＸ−Ｘ線に沿うヴィアコンタクトホ
−ル形成前の断面図である。
１は本発明の実施例１に係る半導体集積回路装置のパタ
−ン平面図、図２は図１を部分的に拡大したパタ−ン平
面図、図３は図２のＸ−Ｘ線に沿うヴィアコンタクトホ
−ル形成前の断面図である。
【００１３】図中の311 、312 、313 …は、セル行であ
る。これらセル行31は、ビルディング・ブロック方式と
呼ばれる複数の単位セル32ａ、32ｂ、32ｃ…から構成さ
れている。前記セル311 …間は、配線領域（チャネル領
域）331 、332 …となっている。これら配線領域331 、
332 …には、第１の金属層としての第１層目のアルミ配
線34ａ、34ｂ、34ｃがセル行方向に設けられている。こ
れらのアルミ配線34ａ、34ｂ、34ｃは上記単位セルへ電
源を供給するための電源線としても使用される。前記配
線領域331 、332 及びセル行には、入力として使用され
る多結晶シリコンからなる配線層35ａ、35ｂ、35ｃ、出
力として使用される第２の金属層としての第２層目のア
ルミ配線36ａ、36ｂが、夫々セル行311 …と直交する方
向に設けられている。ここで、前記アルミ配線36ａ、36
ｂは、セル行311 …が設けられた領域ではセル行31…を
横切るスル−配線として用いられている。なお、上記配
線層35ａ…は半導体基板上に絶縁膜を介して形成され、
更にこの配線層35ａ…上には第１層目のアルミ配線34ａ
…、第２層目のアルミ配線36ａ…が順次絶縁膜を介して
形成されている。
る。これらセル行31は、ビルディング・ブロック方式と
呼ばれる複数の単位セル32ａ、32ｂ、32ｃ…から構成さ
れている。前記セル311 …間は、配線領域（チャネル領
域）331 、332 …となっている。これら配線領域331 、
332 …には、第１の金属層としての第１層目のアルミ配
線34ａ、34ｂ、34ｃがセル行方向に設けられている。こ
れらのアルミ配線34ａ、34ｂ、34ｃは上記単位セルへ電
源を供給するための電源線としても使用される。前記配
線領域331 、332 及びセル行には、入力として使用され
る多結晶シリコンからなる配線層35ａ、35ｂ、35ｃ、出
力として使用される第２の金属層としての第２層目のア
ルミ配線36ａ、36ｂが、夫々セル行311 …と直交する方
向に設けられている。ここで、前記アルミ配線36ａ、36
ｂは、セル行311 …が設けられた領域ではセル行31…を
横切るスル−配線として用いられている。なお、上記配
線層35ａ…は半導体基板上に絶縁膜を介して形成され、
更にこの配線層35ａ…上には第１層目のアルミ配線34ａ
…、第２層目のアルミ配線36ａ…が順次絶縁膜を介して
形成されている。
【００１４】以下、図１に基づき更に詳述する。単位セ
ル32ａを構成するインバ−タ37の出力端は、図示しない
コンタクトホ−ルを介して第２層目のアルミ配線36ａの
一端に接続される。このアルミ配線36ａはセル行312 上
を通過し、配線領域332 においてその他端がヴィアコン
タクトホ−ル38を介して第１層目のアルミ配線34ｃの一
端に接続されている。上記ヴィアコンタクトホ−ル38の
下には、後記するように配線層35ｂが形成されている。
前記アルミ配線34ｃの他端は、コンタクトホ−ル39を介
して配線層35ｃの一端に接続されている。このアルミ配
線34ｃの他端は、単位セル32ｅの１アゲ−ト40の一方の
入力端に接続されている。従って、インバ−タ37の出力
はアルミ配線36ａ、34ｃ及び配線層35ｃを介して１アゲ
−ト40の一方の入力端に供給されることになる。
ル32ａを構成するインバ−タ37の出力端は、図示しない
コンタクトホ−ルを介して第２層目のアルミ配線36ａの
一端に接続される。このアルミ配線36ａはセル行312 上
を通過し、配線領域332 においてその他端がヴィアコン
タクトホ−ル38を介して第１層目のアルミ配線34ｃの一
端に接続されている。上記ヴィアコンタクトホ−ル38の
下には、後記するように配線層35ｂが形成されている。
前記アルミ配線34ｃの他端は、コンタクトホ−ル39を介
して配線層35ｃの一端に接続されている。このアルミ配
線34ｃの他端は、単位セル32ｅの１アゲ−ト40の一方の
入力端に接続されている。従って、インバ−タ37の出力
はアルミ配線36ａ、34ｃ及び配線層35ｃを介して１アゲ
−ト40の一方の入力端に供給されることになる。
【００１５】また、単位セル32ｃのインバ−タ41の出力
端は、図示しないコンタクトホ−ルによって第２層目の
アルミ配線36ｂに接続される。このアルミ配線36ｂの一
端は、コンタクトホ−ル42を介して第１層目のアルミ配
線34ａの一端に接続されている。このアルミ配線34ａの
他端は、コンタクトホ−ル43を介して配線層35ａの一端
に接続されている。この配線層35ａの他端は単位セル32
ｂのクロックドインバ−タ44の入力端に接続されてい
る。一方、上記第２層目のアルミ配線36ｂの他端は、コ
ンタクトホ−ル45を介して第１層目のアルミ配線34ｂの
一端に接続されている。このアルミ配線34ｂの他端は、
上記第２層目のアルミ配線36ａ下に絶縁膜を介して設け
られるコンタクトホ−ル46を介して配線層35ｂの一端に
接続されている。この配線層35ｂは、上記ヴィアコンタ
クトホ−ル38下を通過し（絶縁膜を介して）しており、
その他端が単位セル32ｄのナンドゲ−ト47の一方の入力
端に接続されている。従って、インバ−タ41の出力は、
アルミ配線36ｂ、34ａ及び配線層35を介してクロックド
インバ−タ44の入力端に供給されるとともに、アルミ配
線36ｂ、34ｂ及び配線層35ｂを介してナンドゲ−ト47の
一方の入力端に供給される。
端は、図示しないコンタクトホ−ルによって第２層目の
アルミ配線36ｂに接続される。このアルミ配線36ｂの一
端は、コンタクトホ−ル42を介して第１層目のアルミ配
線34ａの一端に接続されている。このアルミ配線34ａの
他端は、コンタクトホ−ル43を介して配線層35ａの一端
に接続されている。この配線層35ａの他端は単位セル32
ｂのクロックドインバ−タ44の入力端に接続されてい
る。一方、上記第２層目のアルミ配線36ｂの他端は、コ
ンタクトホ−ル45を介して第１層目のアルミ配線34ｂの
一端に接続されている。このアルミ配線34ｂの他端は、
上記第２層目のアルミ配線36ａ下に絶縁膜を介して設け
られるコンタクトホ−ル46を介して配線層35ｂの一端に
接続されている。この配線層35ｂは、上記ヴィアコンタ
クトホ−ル38下を通過し（絶縁膜を介して）しており、
その他端が単位セル32ｄのナンドゲ−ト47の一方の入力
端に接続されている。従って、インバ−タ41の出力は、
アルミ配線36ｂ、34ａ及び配線層35を介してクロックド
インバ−タ44の入力端に供給されるとともに、アルミ配
線36ｂ、34ｂ及び配線層35ｂを介してナンドゲ−ト47の
一方の入力端に供給される。
【００１６】図２及び図３において、51は例えばシリコ
ン基板である。この基板51上には、シリコン酸化膜52を
介して多結晶シリコンからなる配線層35ｂが設けられて
いる。この配線層35ｂを含む酸化膜52上には、第１層目
のアルミ配線34ｃが第１のＣＶＤ膜531 を介して設けら
れている。このＣＶＤ膜531 上には第２のＣＶＤ膜532
を介して第２層目のアルミ配線36ａが設けられている。
即ち、実施例２では、ヴィアコンタクトホ−ル38下の多
結晶シリコンからなる配線層35ｂの幅をその他の領域の
配線層61の幅より広げた構造となっている。なお、図中
の61は、幅を広げる前の配線端を示す。
ン基板である。この基板51上には、シリコン酸化膜52を
介して多結晶シリコンからなる配線層35ｂが設けられて
いる。この配線層35ｂを含む酸化膜52上には、第１層目
のアルミ配線34ｃが第１のＣＶＤ膜531 を介して設けら
れている。このＣＶＤ膜531 上には第２のＣＶＤ膜532
を介して第２層目のアルミ配線36ａが設けられている。
即ち、実施例２では、ヴィアコンタクトホ−ル38下の多
結晶シリコンからなる配線層35ｂの幅をその他の領域の
配線層61の幅より広げた構造となっている。なお、図中
の61は、幅を広げる前の配線端を示す。
【００１７】従って、本実施例によれば、ヴィアコンタ
クトホ−ル38下の配線層35ｂの幅がその他の領域の配線
層35ｂの幅より広がった構造となっているため、ヴィア
コンタクトホ−ル38のエッジの下の起伏をなくすことが
できる。その結果、ヴィアコンタクトホ−ル形成前では
図４に示すように光が入射するため、従来（第６図）と
比べ、配線層35ｂ上周辺のレジストの斜面上で反射する
光の量を減少し、設計値寸法に対し誤差の少ないヴィア
コンタクトホ−ル38を形成できる。また、従来と比べ集
積度を向上できる。
クトホ−ル38下の配線層35ｂの幅がその他の領域の配線
層35ｂの幅より広がった構造となっているため、ヴィア
コンタクトホ−ル38のエッジの下の起伏をなくすことが
できる。その結果、ヴィアコンタクトホ−ル形成前では
図４に示すように光が入射するため、従来（第６図）と
比べ、配線層35ｂ上周辺のレジストの斜面上で反射する
光の量を減少し、設計値寸法に対し誤差の少ないヴィア
コンタクトホ−ル38を形成できる。また、従来と比べ集
積度を向上できる。
【００１８】なお、上記実施例では、第１層目のアルミ
配線が下層（基板側）に、かつ第２層目のアルミ配線が
上層（基板と反対側）に設けられた場合について述べた
が、これに限定されず、例えば図14に示す如く第１層目
のアルミ配線34´が上層に設けられ、かつ第２層目のア
ルミ配線36´が下層に設けられた場合でも良い。
配線が下層（基板側）に、かつ第２層目のアルミ配線が
上層（基板と反対側）に設けられた場合について述べた
が、これに限定されず、例えば図14に示す如く第１層目
のアルミ配線34´が上層に設けられ、かつ第２層目のア
ルミ配線36´が下層に設けられた場合でも良い。
【００１９】また、上記実施例では、配線層がシリコン
基板上にシリコン酸化膜を介して形成された多結晶シリ
コンからなる配線層の場合について述べたが、これに限
らない。例えば、第13図に示す如く、シリコン基板51の
表面に拡散層91を設けた構造のものでもよい。但し、こ
の場合、拡散層91上に対応するシリコン酸化膜92の部分
は凹状とする。このにすれば、レジスト54面での光の反
射はヴィアコンタクトホ−ルに対し内側へ向かうため、
ヴィアコンタクトホ−ルの境界線での光が弱まり、ヴィ
アコンタクトホ−ルが設計値寸法よりも小さくなる。そ
こで、本発明を適用すると、上記実施例と同様な効果を
得ることができる。
基板上にシリコン酸化膜を介して形成された多結晶シリ
コンからなる配線層の場合について述べたが、これに限
らない。例えば、第13図に示す如く、シリコン基板51の
表面に拡散層91を設けた構造のものでもよい。但し、こ
の場合、拡散層91上に対応するシリコン酸化膜92の部分
は凹状とする。このにすれば、レジスト54面での光の反
射はヴィアコンタクトホ−ルに対し内側へ向かうため、
ヴィアコンタクトホ−ルの境界線での光が弱まり、ヴィ
アコンタクトホ−ルが設計値寸法よりも小さくなる。そ
こで、本発明を適用すると、上記実施例と同様な効果を
得ることができる。
【００２０】
【発明の効果】以上詳述した如く本発明によれば、設計
値寸法に対し誤差の少ないヴィアコンタクトホ−ルを形
成するとともに、素子の集積度を向上し得る半導体集積
回路装置を提供できるものである。
値寸法に対し誤差の少ないヴィアコンタクトホ−ルを形
成するとともに、素子の集積度を向上し得る半導体集積
回路装置を提供できるものである。
【図１】本発明の実施例１に係る半導体集積回路装置の
パタ−ンレイアウト図。
パタ−ンレイアウト図。
【図２】図１を部分的に拡大した半導体集積回路装置の
パタ−ン平面図。
パタ−ン平面図。
【図３】図２のＸ−Ｘ線に沿う断面図。
【図４】図２のＸ−Ｘ線に沿うヴィアコンタクトホ−ル
形成前の断面図。
形成前の断面図。
【図５】従来の半導体集積回路装置のパタ−ンレイアウ
ト図。
ト図。
【図６】図５の半導体集積回路装置の１個の単位セルの
パタ−ン平面図。
パタ−ン平面図。
【図７】ヴィアコンタクトホ−ル形成用のＰＥＰの感光
時の半導体集積回路装置の断面図。
時の半導体集積回路装置の断面図。
【図８】図７に対応したパタ−ン平面図。
【図９】従来技術の問題点を説明するための半導体集積
回路装置の断面図。
回路装置の断面図。
【図１０】従来の改良された半導体集積回路装置のパタ
−ン平面図。
−ン平面図。
【図１１】従来の改良された半導体集積回路装置のパタ
−ン平面図。
−ン平面図。
【図１２】第11図のＸ−Ｘ線に沿う断面図。
【図１３】シリコン基板表面に拡散層を形成した場合の
半導体集積回路装置の断面図。
半導体集積回路装置の断面図。
【図１４】本発明のその他の実施例に係る半導体集積回
路装置のパタ−ンレイアウト図。
路装置のパタ−ンレイアウト図。
311 ，312 ，313 …セル行、32ａ〜32ｅ…単位セル、33
1 ，332 …配線領域、34ａ〜34ｃ，81…第１層目のアル
ミ配線、35ａ〜35ｃ，61，71…多結晶シリコンからなる
配線層、36ａ，36ｂ，82…第２層目のアルミ配線、38…
ヴィアコンタクトホ−ル、51…シリコン基板、52，92…
シリコン酸化膜、54…レジスト，91…拡散層。
1 ，332 …配線領域、34ａ〜34ｃ，81…第１層目のアル
ミ配線、35ａ〜35ｃ，61，71…多結晶シリコンからなる
配線層、36ａ，36ｂ，82…第２層目のアルミ配線、38…
ヴィアコンタクトホ−ル、51…シリコン基板、52，92…
シリコン酸化膜、54…レジスト，91…拡散層。
Claims (6)
- 【請求項１】 半導体基板と、この基板上に設けられた
配線層と、この配線層上に第１の絶縁膜を介して設けら
れた第１の金属層と、この第１の金属層を含む第１の絶
縁膜上に第２の絶縁膜を介して設けられた第２の金属層
と、前記第１，第２の金属層を電気的に接続するヴィア
コンタクトホ−ルとを具備し、ヴィアコンタクトホ−ル
下の前記配線層の幅がその他の領域の配線層の幅より広
いことを特徴とする半導体集積回路装置。 - 【請求項２】 配線層が、半導体基板上に絶縁して設け
られた多結晶シリコンからなる配線層である請求項１記
載の半導体集積回路装置。 - 【請求項３】 配線層が半導体基板表面に設けられた拡
散層である請求項１記載の半導体集積回路装置。 - 【請求項４】 各種機能回路を収納した単位セルによっ
て形成した複数のセル行と、これらセル行間に配設され
た配線領域と、この配線領域及び前記単位セル内に前記
セル行と直交して設けられ前記セル行の第１の単位セル
に電気的に接続する配線層と、同配線領域に前記セル行
に沿って設けられ前記セル行の上記単位セルとは別の第
２の単位セルに前記配線層を介して電気的に接続する第
１の金属層と、同配線領域及びセル行に該セル行と直交
する方向に沿って設けられた第２の金属層と、同配線領
域に設けられ前記第１，第２の金属層を電気的に接続す
るヴィアコンタクトホ−ルとを具備し、ヴィアコンタク
トホ−ル下の前記配線層の幅がその他の領域の配線層の
幅よりも広いことを特徴とする半導体集積回路装置。 - 【請求項５】 配線層が、半導体基板上に絶縁して設け
られた多結晶シリコンからなる配線層である請求項４記
載の半導体集積回路装置。 - 【請求項６】 配線層が半導体基板表面に設けられた拡
散層である請求項４記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25783491A JPH05226331A (ja) | 1991-10-04 | 1991-10-04 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25783491A JPH05226331A (ja) | 1991-10-04 | 1991-10-04 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05226331A true JPH05226331A (ja) | 1993-09-03 |
Family
ID=17311786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25783491A Pending JPH05226331A (ja) | 1991-10-04 | 1991-10-04 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05226331A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6753611B1 (en) | 1999-09-10 | 2004-06-22 | Kabushiki Kaisha Toshiba | Semiconductor device, designing method thereof, and recording medium storing semiconductor designing program |
| US7382053B2 (en) | 2004-07-23 | 2008-06-03 | Matsushita Electric Industrial Co., Ltd. | Power supply wiring structure |
-
1991
- 1991-10-04 JP JP25783491A patent/JPH05226331A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6753611B1 (en) | 1999-09-10 | 2004-06-22 | Kabushiki Kaisha Toshiba | Semiconductor device, designing method thereof, and recording medium storing semiconductor designing program |
| US6826742B2 (en) | 1999-09-10 | 2004-11-30 | Kabushiki Kaisha Toshiba | Semiconductor device, designing method thereof, and recording medium storing semiconductor designing program |
| US7444614B2 (en) | 1999-09-10 | 2008-10-28 | Kabushiki Kaisha Toshiba | Computer-readable recording medium storing semiconductor designing program for improving both integration and connection of via-contact and metal |
| US7382053B2 (en) | 2004-07-23 | 2008-06-03 | Matsushita Electric Industrial Co., Ltd. | Power supply wiring structure |
| US8095905B2 (en) | 2004-07-23 | 2012-01-10 | Panasonic Corporation | Power supply wiring structure |
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