JPH037909B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデジタル時間軸回路、特に周期及びパ
ルス数が複数に切換え可能な可変クロツクパルス
発生装置に関する。

〔従来技術と発明が解決しようとする問題点〕

デジタル・オシロスコープ又はトランジエン
ト・デジタイザ等にあつては入力アナグロ信号を
所定サンプリツグ・クロツクパルスに応じて実時
間（リアルタイム）サンプリングし、各サンプル
をアナログ・デジタル変換器（ADC）で波形デ
ータとして波形メモリに順次記憶する。記憶され
た波形データは所望時に続出して解析、処理表示
される。

波形メモリの記憶容量は有限である。有限の波
形メモリを用いて正しい波形の取込み及び測定を
行なうには波形全体を一様な周期で取込むのでは
なく、その波形に応じて変化の大きい部分は短か
い周期で、多数のサンプルを得ると共に変化の少
ない部分は長い周期でサンプリングを行なえばよ
い。特に予め波形の概略が既知であるパルス波
形、特にレーダーパルスの場合にはトリガ点を基
準にして複数の時間区分に分割して、各区分につ
き適切なクロツク周期を選択するのが好ましい。

特公昭42−20904号公報には、入力波形の任意
の一定区間のサンプリング密度を変えることによ
り、波形の一部分を正確に再現するようにしたサ
ンプリング・オシロスコープを開示している。し
かし、このサンプリング・オシロスコープは高周
波の入力信号に同期し発生する高速鋸歯状波を階
段電圧（又は低速鋸歯状波）と比較して、一致点
でサンプリングを行なうとと共に階段電圧を１段
ステツプする所謂等価時間サンプリング方式であ
つて、１入力信号当り（又は高速鋸歯状波１周期
当り）１個のサンプルを得るのみである。また、
サンプリング密度は階段電圧の階段の振幅を制御
して変化している。従つて、このような技法法は
デジタル・オシロスコープの如き実時間サンプリ
ングのサンプリング密度制御には使用し得ない。

また、デジタル・オシロスコープで１波形取込
み期間中のサンプリングクロツク周期を異なる値
に切換えることも提案されているが、切換え時点
がコヒーレントでない為に、切換え時点で誤差が
導入されるという欠点があつた。ここでコヒーレ
ントとは、周期切換えの際の第１クロツクパルス
までの間隔が、後継のパルス間隔と常に正確に等
しいこと、即ち周期切換え前と後のパルス間隔が
夫々正確に選択した所定値であることを意味す
る。コヒーレントでないと、例えば低い周期
（ｎ）のクロツクパルスを発生しているとき、こ
れより早い周期ｍ（＜ｎ）のクロツクパルスに切
換える際、ｎの周期の最後のパルス発生直後にｍ
の周期に切換えるか、最後のパルスの次のパルス
直前に切換えられるかによりパルス発生時点が変
化する。ｍ≪ｎの場合には実質的に周期ｎに等し
い誤差が生じることとなり、記憶波形の再生時に
大きい誤差を生じる。

従つて本発明の目的は出力クロツクパルスの周
期を複数の任意の値にコヒーレントに切換えると
共に選択した各周期のクロツクパルスのパルス数
も任意に選定し得るデジタル時間軸回路を提供す
ることである。

〔発明の概要〕

パラメータメモリに互に関連付けて分周比とパ
ルス数とを複数記憶しておき、基本のクロツクを
分周する分周器の出力の計数値と記憶されたパル
ス数とを比較して、選択した１つの周期の最後の
出力クロツクパルスが発生すると直ちにパラメー
タメモリの次の分周比とパルス数を続み出すこと
を反復することにり、複数の異なる周期及びパル
ス数のクロツクパルスを順次発生する。パラメー
タメモリの内容を変更することにより周期及びパ
ルス数は自由に選定（プログラム）可能である。

〔実施例〕

以下、本発明を好適実施例を示す添付図を参照
しながら、構成及び作用効果につき詳細に説明す
る。先ず第１図を参照して、説明する。第１図は
サンプリング・システムの本発明によるデジタル
時間軸回路のブロツク図であり、入力端子１０を
介してアナグロ入力信号を波形サンプリング回路
１２に印加する。この波形サンプリング回路１２
は周知のサンプル・ホールド（Ｓ／Ｈ）回路及び
ADCの如き慣用のデジタルオシロスコープに使
用される回路を含んでいてもよく、デジタル時間
軸回路内の基本クロツクパルス発生器１４及びサ
ンプリングクロツクゲート１６によつて発生され
たサンプリングクロツクパルスに従つて入力波形
をサンプリングする。アドレスカウンタ１８はサ
ンプリング・クロツクパルスにより歩進し、アド
レス信号を発生してアナログ信号のデジタル値を
波形メモリ２０内に蓄積する。

波形メモリはサンプリング及び続出し回路を必
要とするが、本発明はサンプリング・サイクルに
関連するので、続出し回路については省略して説
明を簡単にする。表示の為には続出しを行うこと
は当業者に容易に推考し得るところであり、従来
技術を用いて構成し得るものと考える。

時間軸回路は÷Ｎカウンタ２２を含み、これで
基本クロツクパルスをサンプリング周期メモリ２
４からのプリセツトカウント係数値で分周する。
基本クロツクパルス発生器１４は好ましくは水晶
制御発振器であつて、例えば100MHzの一定周波
数でクロツクパルスを発生する。÷Ｎカウンタ２
２はクロツクパルスをプリセツト可能な所定数に
逓降させ、各逓降サイクルの最後に計数出力を発
生する市販のカウンタであつてもよい。この特定
の実施例にあつては、カウンタを用いてクロツク
パルスをＮ＝Ａ×10^Bのステツプで１〜10000の可
変係数値に分周できる。ここで１≦Ａ＜10で０≦
Ｂ≦３であつて、Ａ、Ｂ共に正整数であるものと
する。サンプリング周期メモリ２４はアドレスカ
ウンタ２６により制御されるフアーストインフア
ーストアウト（FIFO）素子として動作する
RAMであるのが好ましい。アドレスカウンタ２
６またはFIFO素子として動作するRAMである
のが好ましいサンプル数メモリ２８を制御する。
サンプル数カウンタ３０はサンプリングクロツク
ゲート１６からのクロツクパルスを計数する。デ
ジタル較器３２はカウンタ３０の計数出力メモリ
２８のアドレスされた位置の内容と較して、両者
が一致するとき信号を発生して歩進ゲート３４を
介してアドレスカウンタ２６へ加えて、１つ歩進
させメモリ２４の次のサンプリング周期又は計数
係数値を選択し、且つメモリ２８の次のサンプル
数を選択する。カウンタ３０の最終計数値に達す
ると、信号を発生してリセツトゲート３６を介し
てシステムをリセツトする。

サンプリング装置全体の動作は実例に基づく説
明により理解できよう。第２図はデジタル変換し
たいアナグロパルスの理想波形図である。この波
形の特性は較的高速の立上がり及び立下がり部を
有する広いパルスを示す。この波形が入力端子１
０に印加され、波形メモリ２０の最大容量が1000
記憶位置で、しかも基本クロツクパルス発生器１
４のクロツク周期が100MHzであるとする。第２
図の波形は夫々2μS、20mS及び600μSの時間幅を
有する３区間に分割してもよい。これら３区間は
図中ブレークポイントBP1、BP2、BP3、及び
BP4で定義している。区間BP1−BP2は、100M
Hz周期でサンプリングして、200サンプルを得る。
区間BP2−BP3は10KHzの周期でサンプリングし
て、200サンプルを得る。区間BP3−BP4は1MHz
周期でサンプリングされ、600サンプルを得る。
これでサンプル数は合計1000個となりメモリ２０
を完全に満たし、波形の全情報が得られる。この
説明上BP1はトリガであると仮定する。まず最初
にサンプリング周期及び周期毎のサンプル数に関
する所定データを時間軸回路にロードする。

最初に装置をリセツトする。その為にANDゲ
ートであるリセツトゲート３６の１入力端に入力
端子４０を介して論理低レベルを加え、カウンタ
３０の最終計数出力である他の入力端には論理高
レベルが印加されている。リセツトゲート３６の
出力が低レベルとなると、アドレスカウンタ２
６、サンプル数カウンタ３０、メモリアドレスカ
ウンタ１８及びトリガフリツプフロツプ（FF）
４２をリセツトする。装置のリセツト完了後、論
理高レベルを例えばプルアツプ抵抗器を介して所
望電圧源から入力端子４０及びリセツトゲート３
６を加え、出力が高レベルとなり得るようにす
る。同様に、入力端子４４を介して論理高レベル
をANDゲートである歩進ゲート３４に印加し、
更に比較器３２から歩進ゲート３４の他の入力端
に因加して、その出力を高レベルに維持する。

次に、サンプリング周期データ及びサンプル数
データを所定データワード状にして夫々のメモリ
２４及び２８にロードする。これは先ずBP1−
BP2区間のデータをロードラインに加えて入力端
子４６にロードパルスを印加することにより行な
う。次にアドレスカウンタ２６を１カウント進め
るべく低レベルパルスを入力端子４４へ印加す
る。続いて区間BP2−BP3のデータをロードライ
ンに加え上述の手順を反復することによりサンプ
リング周期及びサンプル数データのすべての情報
をロードする。上述のロード手順完了後、装置を
再度リセツトしてアドレスカウンタ２６を初期位
置へ復帰させる。このリセツトパルスはトリガ
FF４２をリセツト中メモリアドレスカウンタ１
８及びサンプル数カウンタ３０を、入力端子４８
にトリガパルスを印加して装置を能動状態にする
迄デイスエーブルする。よつて、時間軸回路は第
１周期で動作していても、波形サンプリング回路
１２にりサンプリングされたサンプルは装置がト
リガされる迄のものは捨てられる。

トリガ信号は慣用のオシロスコープで使用され
ている手法で入力アナログ信号から得てもよい。
例えば、アナログ信号を先ず前置増幅器により処
理し、トリガ用信号を取出し、制御可能な電圧レ
ベルと比較して、アナログ信号波形上の任意点で
トリガ信号を発生する。この場合には、アナログ
信号を前置増幅器から遅延線を介して波形サンプ
リング回路に印加して、時間軸回路が動作する時
間余裕を与えてアナログ信号の損失がないように
する。このトリガ信号は入力端子４８を介して
FF４２のクロツク入力端に加え、そのＱ出力を
高論理レベルとなし、アドレスカウンタ１８及び
サンプル数カウンタ３０をエネーブルする。前述
したとおり、基準クロツク信号は分周比１である
ので、時間軸回路は既に第１周期即ち1000MHzで
動作している。カウンタ２２の最終計数出力は理
論低レベルであり、サンプリングクロツクゲート
１６は、その両入力が低レベルのとき負サンプリ
ングクロツクパルスを通過させるORゲートであ
る。アドレスカウンタ１８及びサンプル数カウン
タ３０はサンプリングクロツクパルスの計数を関
始し、抽出したサンプルを波形メモリ２０のアド
レスされたメモリ位置へ蓄積する。200番目のサ
ンプリングクロツクパルスをカウンタ３０が計数
すると、比較器３２の出力力は低レベルとなり歩
進ゲード３４の出力を低レベルとし、アドレスカ
ウンタ２６を１カウント進め、区間BP2−BP3に
関するサンプリング周期及びサンプル数データを
メモリ２４及び２８から選択する。基本クロツク
パルス発生器１４のクロツク周期は10nsであるの
で、前述した比較器のスイツチング・アドレスカ
ウンタの歩進及びメモリ出力の更新は10ns以内に
起り、÷Ｎカウンタ２２は次のクロツクパルス到
来前に新しい周期に更新される。よつて、ブレー
クポイントBP2で、サンプリングクロツクゲート
１６からのサンプリングクロツクパルス出力は
100MHzから10kHzの周期にコヒーレントに換え
られるので、蓄積された波形中に不確定の時間的
ギヤツプは存しない。

以上の動作はBP2とBP3との間でも反復され、
波形サンプリング回路１２は次の200サンプルを
得る。BP3でサンプリングクロツクゲート１６か
らのサンプリングクロツクパルス出力は10kHzか
ら1MHzにコヒーレントに切換えられる。BP3−
BP4間では600個のサンプルが取られメモリをそ
の容量一杯にする。BP4ではサンプル数カウンタ
３０は低レベルの出力信号を発生するので、リセ
ツトゲート３６にそれを印加して前述した通り装
置をリセツトする。

コヒーレント周期切換え図を第３図のタイムチ
ヤートに図示している。但し図中には説明の都合
上前述した値とは異なる周期をもつて本発明のス
イツチング概念を選択しているBP1−BP2間では
基本クロツクパルスの分周比は１であり、サンプ
リングクロツクパルスが基本クロツクパルス毎に
発生する。BP2では、周期の切換え、基本クロツ
クの５分の１に分周し、サンプリングパルスは
BP2後５番目の基本クロツクパルス毎にそれと同
期して発生する。スイツチングはコヒーレントに
行なわれるので、サンプリングクロツクパルス出
力に未確定又は未知時間ギヤツプはない。BP3に
おいて、サンプリングクロツク周期を再度コヒー
レントに切換え、基本クロツクパルスを２分の１
に分周する。サンプリングクロツクパルスは基本
クロツクパルスとコヒーレントであり、ブレーク
ポイントはサンプリングクロツクパルスと同時に
起ることに留意されたい。

尚、以上の説明は本発明の好適一実施例につい
てのみ行つたものであるが、この実施例は単に説
明の一例にすぎず、特定の用途に応じて種々の変
更変形がなし得ること当業者には明かであろう。

〔発明の効果〕

以上の説明から理解される如く、本発明に係る
デジタル時間軸回路によると、パラメータメモリ
に対応して記憶した複数の分周比及びパルス数デ
ータに基づき夫々最後出力パルスが発生する毎に
次の分周比及びパルス数に切換えられ、その途中
で切換えられることはないので、完全にコヒーレ
ントなスイツチングが自動的に行なえ、切換え誤
差の発生する虞れは排除される。よつて、有限な
記憶容量の波形メモリを用いて効果的なデジタル
波形記憶が可能である。また、各区分と分周比と
パルスはパラメータメモリに記憶されているの
で、波形再生時にはこれらデータ（パラメータ）
に基づき入力信号を正確に再現表示できる等の実
用上の顕著な作用効果がある。

【図面の簡単な説明】

第１図は本発明によるデジタル時間軸回路の好
適一実施例のブロツク図、第２図及び第３図は本
発明の説明図である。 １４は基本クロツクパルス発生器、２２は可変
分周器、２０は波形メモリ、１８，３０はカウン
タ、２４，２８はパラメータメモリ、３２は比較
器、２６，３４，３６は制御装置である。

Claims (1)

1. 【特許請求の範囲】 １ 書き変え可能な複数の分周比及びパルス数デ
   ータを互に関連付けて順次記憶するパラメータメ
   モリと、 該パラメータメモリの上記分周比データに応じ
   て一定周期の基本クロツクパルスを分周する可変
   分周器と、 該可変分周器の出力クロツクパルスを計数する
   カウンタと、 該カウンタの計数出力及び上記パラメータメモ
   リの上記パルス数データを比較し最後の出力クロ
   ツクパルス発生時に比較出力を発生する比較器
   と、 上記比較出力を計数して上記最後の出力クロツ
   クパルスが発生すると上記パラメータメモリが直
   ちに次の分周比及びパルス数データを読出すよう
   制御する制御装置と を具え、上記可変分周器から上記パラメータメモ
   リに記憶した複数の分周比及びパルス数の出力ク
   ロツクパルスを順次コヒーレントに発生すること
   を特徴とするデジタル時間軸回路。