JPH037954Y2 - - Google Patents
Info
- Publication number
- JPH037954Y2 JPH037954Y2 JP1984051590U JP5159084U JPH037954Y2 JP H037954 Y2 JPH037954 Y2 JP H037954Y2 JP 1984051590 U JP1984051590 U JP 1984051590U JP 5159084 U JP5159084 U JP 5159084U JP H037954 Y2 JPH037954 Y2 JP H037954Y2
- Authority
- JP
- Japan
- Prior art keywords
- package
- evaluation
- integrated circuit
- rom
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【考案の詳細な説明】
本考案は、ワンチツプ・マイクロコンピユータ
等の集積回路素子が封入されてなる集積回路装置
に係り、特にワンチツプ・マイクロコンピユータ
の機能の評価が行なえるようなICパツケージに
関するものである。
等の集積回路素子が封入されてなる集積回路装置
に係り、特にワンチツプ・マイクロコンピユータ
の機能の評価が行なえるようなICパツケージに
関するものである。
最近のワンチツプ・マイコンでは、内蔵される
ROM，PLA及び入出力ポート等がユーザにより
選択できるようマスクオプシヨンになつている。
そのため、ワンチツプ・マイコンでは、実際の量
産に入る前に、マスクオプシヨンはなされていな
いが完成品とほぼ同一の評価用のチツプを製造し
ておいて、マスクオプシヨンになつている機能に
ついてはその部分の代りとなる所定の回路を外付
かして、各種ワンチツプ・マイコンの機能試験を
行なつて評価する必要がある。また、ユーザプロ
グラム等が書き込まれているROMについては、
通常マスクROMで形成されるが、少量生産品な
どでは上記評価時にプログラムのデバツグが行な
えるようEPROMとして内蔵することもある。
ROM，PLA及び入出力ポート等がユーザにより
選択できるようマスクオプシヨンになつている。
そのため、ワンチツプ・マイコンでは、実際の量
産に入る前に、マスクオプシヨンはなされていな
いが完成品とほぼ同一の評価用のチツプを製造し
ておいて、マスクオプシヨンになつている機能に
ついてはその部分の代りとなる所定の回路を外付
かして、各種ワンチツプ・マイコンの機能試験を
行なつて評価する必要がある。また、ユーザプロ
グラム等が書き込まれているROMについては、
通常マスクROMで形成されるが、少量生産品な
どでは上記評価時にプログラムのデバツグが行な
えるようEPROMとして内蔵することもある。
上記のようにして評価するためには、外付けす
る場合は外付け用の外部端子等の導通手段が本来
ICパツケージに配列されている正規の外部端子
以外に設けておく必要があり、またEPROMを内
蔵する場合も、それへの書込みのための導通手段
が必要である。
る場合は外付け用の外部端子等の導通手段が本来
ICパツケージに配列されている正規の外部端子
以外に設けておく必要があり、またEPROMを内
蔵する場合も、それへの書込みのための導通手段
が必要である。
そこで本考案は上記問題点を解決するために、
基板表面に回路を集積したマイクロコンピユータ
素子がICパツケージに封入されてなる集積回路
装置において、該ICパツケージの下部に規格通
りに配列された正規の外部端子と、該ICパツケ
ージの上部に、該マイクロコンピユータ素子の機
能評価時に他のICパツケージが搭載できるよう
配列された外部端子の受け孔よりなる評価用導通
手段を設けたことを特徴とする集積回路装置を提
供するものです。
基板表面に回路を集積したマイクロコンピユータ
素子がICパツケージに封入されてなる集積回路
装置において、該ICパツケージの下部に規格通
りに配列された正規の外部端子と、該ICパツケ
ージの上部に、該マイクロコンピユータ素子の機
能評価時に他のICパツケージが搭載できるよう
配列された外部端子の受け孔よりなる評価用導通
手段を設けたことを特徴とする集積回路装置を提
供するものです。
以下別途出願の例並びに本考案の一実施例を図
面に従つて詳細に説明する。
面に従つて詳細に説明する。
第１図及び第２図は別途出願の例である集積回
路装置の平面図及び側面図である。
路装置の平面図及び側面図である。
本例はワンチツプ・マイコン等の素子（図示せ
ず）を収容した42ピンのICパツケージPKGで、
42本の正規の外部端子RLがその形状や位置（例
えば第２図中のｌ）等が規格通りに配列されてい
て、さらに素子の機能評価時に利用される評価用
外部端子ELが別途設けられている。このような
装置に評価用の素子を収容し、マザーボード等に
実装し、さらに評価用の外部端子ELを介して所
定の模擬のROM，PLA、入出力ポート等の回路
を実装して、各種の機能試験を行なう。
ず）を収容した42ピンのICパツケージPKGで、
42本の正規の外部端子RLがその形状や位置（例
えば第２図中のｌ）等が規格通りに配列されてい
て、さらに素子の機能評価時に利用される評価用
外部端子ELが別途設けられている。このような
装置に評価用の素子を収容し、マザーボード等に
実装し、さらに評価用の外部端子ELを介して所
定の模擬のROM，PLA、入出力ポート等の回路
を実装して、各種の機能試験を行なう。
そして、上記の評価終了後、今度は完成した素
子を収容して、実際に集積回路装置として使用す
るが、その時は、例えば評価用外部端子ELを切
断してマザーボードに実載するようにする。その
際、正規の外部端子RLは規格通りに配列されて
いるので何ら支障はない。
子を収容して、実際に集積回路装置として使用す
るが、その時は、例えば評価用外部端子ELを切
断してマザーボードに実載するようにする。その
際、正規の外部端子RLは規格通りに配列されて
いるので何ら支障はない。
第３図及び第４図は本考案の一実施例の平面図
及び側面図である。本実施例では、ICパツケー
ジRKG上部に他のICパツケージPKG１が搭載で
きるよう、ICパツケージPKG上面に外部端子の
受け孔EHが配列されている。収容される素子と
受け孔EHとの導通はICパツケージPKGの積層時
の多層配線により行なつている。そしてICパツ
ケージPKGには正規の外部端子RLが前述の別途
出願の例と同様に規格通り配列されている。本実
施例で評価時に搭載される他のICパツケージ
PKG１としては、例えばROM等が考えられる。
つまり、評価時においては搭載されたROMがワ
ンチツプ・マイコンに内蔵されるROMの代りに
利用され、完成された素子が収容されればROM
は搭載されない。
及び側面図である。本実施例では、ICパツケー
ジRKG上部に他のICパツケージPKG１が搭載で
きるよう、ICパツケージPKG上面に外部端子の
受け孔EHが配列されている。収容される素子と
受け孔EHとの導通はICパツケージPKGの積層時
の多層配線により行なつている。そしてICパツ
ケージPKGには正規の外部端子RLが前述の別途
出願の例と同様に規格通り配列されている。本実
施例で評価時に搭載される他のICパツケージ
PKG１としては、例えばROM等が考えられる。
つまり、評価時においては搭載されたROMがワ
ンチツプ・マイコンに内蔵されるROMの代りに
利用され、完成された素子が収容されればROM
は搭載されない。
本考案で重要な点は、評価用の素子を収容する
にしろ、完成された素子を収容するにしろ、いず
れの場合も同じICパツケージが利用できるとい
う点である。そのために正規の外部端子RLは、
規格通りに配列されている。
にしろ、完成された素子を収容するにしろ、いず
れの場合も同じICパツケージが利用できるとい
う点である。そのために正規の外部端子RLは、
規格通りに配列されている。
本考案によれば、評価時に使用するROM等の
ICパツケージPKG１がICパツケージPKGに簡単
に接続、実装でき、またICパツケージPKG，
PKG１を実装する実装基板に対して高密度にIC
パツケージの実装ができる。
ICパツケージPKG１がICパツケージPKGに簡単
に接続、実装でき、またICパツケージPKG，
PKG１を実装する実装基板に対して高密度にIC
パツケージの実装ができる。
本考案のようにすれば、特に少量生産品の場
合、評価時のICパツケージ、マザーボード等が
完成品の場合と同じものが利用できるので、価格
の面で非常に有効である。
合、評価時のICパツケージ、マザーボード等が
完成品の場合と同じものが利用できるので、価格
の面で非常に有効である。
第１図、第２図は別途出願の一例の平面図、側
面図、第３図、第４図は本考案の一実施例の平面
図、側面図である。 図中、PKG；ICパツケージ、PKG１；他のIC
パツケージ、RL；正規の外部端子、EL；評価用
の外部端子、EH；外部端子の受け孔。
面図、第３図、第４図は本考案の一実施例の平面
図、側面図である。 図中、PKG；ICパツケージ、PKG１；他のIC
パツケージ、RL；正規の外部端子、EL；評価用
の外部端子、EH；外部端子の受け孔。
Claims (1)
- 【実用新案登録請求の範囲】 基板表面に回路を集積したマイクロコンピユー
タ素子がICパツケージに封入されてなる集積回
路装置において、 該ICパツケージの下部に規格通りに配列され
た正規の外部端子と、 該ICパツケージの上部に、該マイクロコンピ
ユータ素子の機能評価時に他のICパツケージが
搭載できるよう配列された外部端子の受け孔より
なる評価用導通手段を設けたことを特徴とする集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5159084U JPS6039253U (ja) | 1984-04-09 | 1984-04-09 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5159084U JPS6039253U (ja) | 1984-04-09 | 1984-04-09 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6039253U JPS6039253U (ja) | 1985-03-19 |
| JPH037954Y2 true JPH037954Y2 (ja) | 1991-02-27 |
Family
ID=30181998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5159084U Granted JPS6039253U (ja) | 1984-04-09 | 1984-04-09 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6039253U (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS645889Y2 (ja) * | 1980-07-31 | 1989-02-14 |
-
1984
- 1984-04-09 JP JP5159084U patent/JPS6039253U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6039253U (ja) | 1985-03-19 |
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