JPS635233Y2 - - Google Patents
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- Publication number
- JPS635233Y2 JPS635233Y2 JP1982150039U JP15003982U JPS635233Y2 JP S635233 Y2 JPS635233 Y2 JP S635233Y2 JP 1982150039 U JP1982150039 U JP 1982150039U JP 15003982 U JP15003982 U JP 15003982U JP S635233 Y2 JPS635233 Y2 JP S635233Y2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- cavity
- package
- semiconductor chip
- conductive pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/722—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between stacked chips
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【考案の詳細な説明】
本案はセラミツクなどの絶縁体より成る筐体に
半導体チツプを収容するキヤビテイと導電パツド
を具備してなるリードレスパツケージに関するも
のである。
半導体チツプを収容するキヤビテイと導電パツド
を具備してなるリードレスパツケージに関するも
のである。
従来からIC、LSI等の半導体集積回路を構成す
る半導体チツプを収容するパツケージとしては、
ほぼ中央部にキヤビテイと該キヤビテイ内にワイ
ヤボンドするための導電パターンを備え、この導
電パターンを外部に導出するべく外部側面にリー
ドフレームを装備してなるデユアルインライン型
のパツケージや、平板状をなし、かつ片側面の中
央部に半導体チツプを収容するキヤビテイを形成
したセラミツク基板で、該キヤビテイの底面にマ
ウントした半導体チツプに別途用意し、セラミツ
ク基板上にガラス付けしたリードフレームにワイ
ヤボンドした後、上記セラミツク基板と同形をし
た蓋部材としてのセラミツク基板をガラス溶着し
て半導体装置を構成するようにしたサーデイツプ
型のパツケージ等が多く用いられている。
る半導体チツプを収容するパツケージとしては、
ほぼ中央部にキヤビテイと該キヤビテイ内にワイ
ヤボンドするための導電パターンを備え、この導
電パターンを外部に導出するべく外部側面にリー
ドフレームを装備してなるデユアルインライン型
のパツケージや、平板状をなし、かつ片側面の中
央部に半導体チツプを収容するキヤビテイを形成
したセラミツク基板で、該キヤビテイの底面にマ
ウントした半導体チツプに別途用意し、セラミツ
ク基板上にガラス付けしたリードフレームにワイ
ヤボンドした後、上記セラミツク基板と同形をし
た蓋部材としてのセラミツク基板をガラス溶着し
て半導体装置を構成するようにしたサーデイツプ
型のパツケージ等が多く用いられている。
そのほか、上部中央部に設けたキヤビテイに半
導体チツプを収容し、該半導体チツプの各電極に
接続した外部リードを成す導電パツドを下面に配
置し、これら導電パツドを直接にプリントサーキ
ツトボード、あるいはマザーボード等にハンダ付
けして接続するようにしたチツプキヤリア型のパ
ツケージなども多く用いられている。
導体チツプを収容し、該半導体チツプの各電極に
接続した外部リードを成す導電パツドを下面に配
置し、これら導電パツドを直接にプリントサーキ
ツトボード、あるいはマザーボード等にハンダ付
けして接続するようにしたチツプキヤリア型のパ
ツケージなども多く用いられている。
ところが、叙上の如き、パツケージを用いた半
導体装置では、このような半導体装置を複数個使
用して回路装置を構成するような場合、半導体装
置をサーキツトボードなどの回路基板上に１個ず
つ平面的に配列せざるを得ないため、用いる回路
基板は必然的に大きな面積のものとなり、その結
果、電子機器全体が大型化していた。しかも一旦
半導体装置の配列を想定して設計したサーキツト
ボードでは容易に設計変更することがきわめてむ
ずかしく、また若干回路構成を変えた電子装置を
必要とするような場合、全く融通がきかないとい
う事態が発生していた。
導体装置では、このような半導体装置を複数個使
用して回路装置を構成するような場合、半導体装
置をサーキツトボードなどの回路基板上に１個ず
つ平面的に配列せざるを得ないため、用いる回路
基板は必然的に大きな面積のものとなり、その結
果、電子機器全体が大型化していた。しかも一旦
半導体装置の配列を想定して設計したサーキツト
ボードでは容易に設計変更することがきわめてむ
ずかしく、また若干回路構成を変えた電子装置を
必要とするような場合、全く融通がきかないとい
う事態が発生していた。
また、下面に外部導出用の導電パツドを設けた
チツプキヤリア型のものでは、回路基板に実装し
た後、作動検査を行なうような場合、半導体装置
のリード部分に検査装置（測定機器）のプローブ
を接続することが困難であり、しかも配線の手直
しをしたいような場合でも半導体装置の導電パツ
ドと容易に接続することができないため、回路の
手直しが全くきかないという不都合があつた。
チツプキヤリア型のものでは、回路基板に実装し
た後、作動検査を行なうような場合、半導体装置
のリード部分に検査装置（測定機器）のプローブ
を接続することが困難であり、しかも配線の手直
しをしたいような場合でも半導体装置の導電パツ
ドと容易に接続することができないため、回路の
手直しが全くきかないという不都合があつた。
本案は、上記の如き在来半導体装置の種々の不
都合に鑑みて、案出したもので、半導体チツプを
収容して半導体装置を構成するパツケージで多段
接続、回路の増設変更及び被検査測定プローブの
接続等が容易に行なえるように成したリードレス
パツケージをもたらさんとするものである。
都合に鑑みて、案出したもので、半導体チツプを
収容して半導体装置を構成するパツケージで多段
接続、回路の増設変更及び被検査測定プローブの
接続等が容易に行なえるように成したリードレス
パツケージをもたらさんとするものである。
以下、本案実施例を図によつて具体的に説明す
る。第１図は本案パツケージで構成した半導体装
置Ｍの斜視図であつて、かかる半導体装置ＭのＸ
−Ｘ線断面を示した第２図において、１はセラミ
ツクよりなるパツケージの主体を成す筐体であ
り、セラミツク生シートを積層し、焼結すること
によつて作製される。また、この筐体１のほぼ中
央部には半導体チツプＳを収容するキヤビテイ２
が形成され、該キヤビテイ２の底面にマウントさ
れた半導体チツプＳの各電極はキヤビテイ２内の
段部３に形成してある導電パターン４にワイヤボ
ンデイングされるが、この導電パターン４は筐体
１中に埋設され、同じく上下方向に埋設されてい
るスルーホール５に接続され、さらに該スルーホ
ール５の上端は筐体１の上面、すなわち、キヤビ
テイ２の上方周辺部に形成した上面導電パツド６
に、下端は筐体１の下面に形成した下面導電パツ
ド７に接続されているが、このスルーホール５に
は導電パターン４に接続されたものばかりでな
く、単に上面導電パツド６と下面導電パツド７を
接続したもの、あるいは上面導電パツド６と下面
導電パツド７とがスルーホール５で必ずしも接続
されておらず、いずれか一方のみが導電パターン
４とスルーホール５でもつて接続されているもの
などが混在しており、少くとも上面、下面導電パ
ツド６，７の一対以上がスルーホール５で接続さ
れている。
る。第１図は本案パツケージで構成した半導体装
置Ｍの斜視図であつて、かかる半導体装置ＭのＸ
−Ｘ線断面を示した第２図において、１はセラミ
ツクよりなるパツケージの主体を成す筐体であ
り、セラミツク生シートを積層し、焼結すること
によつて作製される。また、この筐体１のほぼ中
央部には半導体チツプＳを収容するキヤビテイ２
が形成され、該キヤビテイ２の底面にマウントさ
れた半導体チツプＳの各電極はキヤビテイ２内の
段部３に形成してある導電パターン４にワイヤボ
ンデイングされるが、この導電パターン４は筐体
１中に埋設され、同じく上下方向に埋設されてい
るスルーホール５に接続され、さらに該スルーホ
ール５の上端は筐体１の上面、すなわち、キヤビ
テイ２の上方周辺部に形成した上面導電パツド６
に、下端は筐体１の下面に形成した下面導電パツ
ド７に接続されているが、このスルーホール５に
は導電パターン４に接続されたものばかりでな
く、単に上面導電パツド６と下面導電パツド７を
接続したもの、あるいは上面導電パツド６と下面
導電パツド７とがスルーホール５で必ずしも接続
されておらず、いずれか一方のみが導電パターン
４とスルーホール５でもつて接続されているもの
などが混在しており、少くとも上面、下面導電パ
ツド６，７の一対以上がスルーホール５で接続さ
れている。
以上のように構成されたパツケージには半導体
チツプＳがキヤビテイ２内にマウントされ、導電
パターン４にワイヤボンデイングし、蓋部材８が
気密裡に施された後、半導体装置として第３図に
示す如く、プリントサーキツトボード、マザーボ
ード等の回路基板Ｐに設けられた所定の導電体面
に各々の下面導電パツド７，７′…がハンダ付け
されることによつて実装される。このように半導
体装置を本案に係るリードレスパツケージでもつ
て構成したものでは、第３図ａのように所定の上
面導電パツド６，６′…に測定機器のプローブＲ
を接続し、半導体装置や電子回路の作動状況、特
性の測定、調整等を行なうことが可能であり、ま
た同図ｂのように予じめ回路基板Ｐに導電体面が
設計の時点から設けられていなかつたような場合
における回路の変更、増設等が上面導電パツド
６，６′…と回路基板Ｐ上の導電体面とワイヤＷ
あるいは抵抗、コンデンサなどの能動素子、ダイ
オード、トランジスタなどのコンポーネントＴを
追加接続するなどして行なうことができる。
チツプＳがキヤビテイ２内にマウントされ、導電
パターン４にワイヤボンデイングし、蓋部材８が
気密裡に施された後、半導体装置として第３図に
示す如く、プリントサーキツトボード、マザーボ
ード等の回路基板Ｐに設けられた所定の導電体面
に各々の下面導電パツド７，７′…がハンダ付け
されることによつて実装される。このように半導
体装置を本案に係るリードレスパツケージでもつ
て構成したものでは、第３図ａのように所定の上
面導電パツド６，６′…に測定機器のプローブＲ
を接続し、半導体装置や電子回路の作動状況、特
性の測定、調整等を行なうことが可能であり、ま
た同図ｂのように予じめ回路基板Ｐに導電体面が
設計の時点から設けられていなかつたような場合
における回路の変更、増設等が上面導電パツド
６，６′…と回路基板Ｐ上の導電体面とワイヤＷ
あるいは抵抗、コンデンサなどの能動素子、ダイ
オード、トランジスタなどのコンポーネントＴを
追加接続するなどして行なうことができる。
さらに同図ｃのような回路基板Ｐに半導体装置
がそれ以上実装不可能な場合あるいはスペースの
有効利用を図りたいような場合には半導体装置Ｍ
の上面導電パツド６，６′…と他の半導体装置
M′の下面導電パツド７，７′…をそれぞれ接続す
ることによつて半導体装置の多段設置することが
できる。
がそれ以上実装不可能な場合あるいはスペースの
有効利用を図りたいような場合には半導体装置Ｍ
の上面導電パツド６，６′…と他の半導体装置
M′の下面導電パツド７，７′…をそれぞれ接続す
ることによつて半導体装置の多段設置することが
できる。
以上のように本案によれば収納した半導体チツ
プの電極と接続し導出するリード電極として下面
導電パツド、上面導電バツドの双方もしくは一方
に接続され、または半導体チツプの電極とは接続
されることなく、上、下導電パツド同士をスルー
ホールで接続したものを具備したパツケージであ
ることから、半導体チツプを収納して半導体装置
を構成したものにあつては下面導電パツドによつ
て回路基板に接続し、上面導電パツドを利用して
測定器のプローブを接ぎ電子回路装置の作動検
査、調整等を容易に可能ならしめると共に回路機
能の変更、増設等も可能となり、さらに半導体装
置を多段実装することによつて限られたスペース
で最大の機能を発揮させることができるなど多く
の作用効果をもたらすことができる。
プの電極と接続し導出するリード電極として下面
導電パツド、上面導電バツドの双方もしくは一方
に接続され、または半導体チツプの電極とは接続
されることなく、上、下導電パツド同士をスルー
ホールで接続したものを具備したパツケージであ
ることから、半導体チツプを収納して半導体装置
を構成したものにあつては下面導電パツドによつ
て回路基板に接続し、上面導電パツドを利用して
測定器のプローブを接ぎ電子回路装置の作動検
査、調整等を容易に可能ならしめると共に回路機
能の変更、増設等も可能となり、さらに半導体装
置を多段実装することによつて限られたスペース
で最大の機能を発揮させることができるなど多く
の作用効果をもたらすことができる。
第１図は本案パツケージで構成した半導体装置
の斜視図、第２図は第１図におけるＸ−Ｘ線断面
図、第３図ａ，ｂ，ｃは本案パツケージを用いた
半導体装置を回路基板に実装した態様例を示す側
面図である。 １：筐体、２：キヤビテイ、３：段部、４：導
電パターン、５：スルーホール、６，６′：上面
導電パツド、７，７′：下面導電パツド、Ｍ，
M′：半導体装置、Ｓ：半導体チツプ。
の斜視図、第２図は第１図におけるＸ−Ｘ線断面
図、第３図ａ，ｂ，ｃは本案パツケージを用いた
半導体装置を回路基板に実装した態様例を示す側
面図である。 １：筐体、２：キヤビテイ、３：段部、４：導
電パターン、５：スルーホール、６，６′：上面
導電パツド、７，７′：下面導電パツド、Ｍ，
M′：半導体装置、Ｓ：半導体チツプ。
Claims (1)
- セラミツク製の筺体のほぼ中央部に半導体チツ
プを気密封止するキヤビテイを備えるとともに上
面及び下面の各々に複数個の上面導電パツド、下
面導電パツドを配設し、これら両パツドの少なく
とも１対がスルーホールで相互に接続された複数
個のリードレスパツケージを、一方のリードレス
パツケージにおいてスルーホールで接続された上
面導電パツドと他方のリードレスパツケージにお
いてスルーホールで接続された下面導電パツドと
が直接、接続するように多段に接続して成るリー
ドレスパツケージの多段構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1982150039U JPS5954938U (ja) | 1982-10-01 | 1982-10-01 | リ−ドレスパッケ−ジの多段構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1982150039U JPS5954938U (ja) | 1982-10-01 | 1982-10-01 | リ−ドレスパッケ−ジの多段構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5954938U JPS5954938U (ja) | 1984-04-10 |
| JPS635233Y2 true JPS635233Y2 (ja) | 1988-02-12 |
Family
ID=30332882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1982150039U Granted JPS5954938U (ja) | 1982-10-01 | 1982-10-01 | リ−ドレスパッケ−ジの多段構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5954938U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5024317B2 (ja) * | 2002-03-25 | 2012-09-12 | セイコーエプソン株式会社 | 電子部品および電子部品の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59133B2 (ja) * | 1979-12-21 | 1984-01-05 | 富士通株式会社 | マルチチップ式半導体パッケ−ジ |
| JPS592146U (ja) * | 1982-06-28 | 1984-01-09 | 富士通株式会社 | 電子部品パツケ−ジ |
-
1982
- 1982-10-01 JP JP1982150039U patent/JPS5954938U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5954938U (ja) | 1984-04-10 |
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