JPH091848A - 印字ヘッドへのデータ転送回路 - Google Patents
印字ヘッドへのデータ転送回路Info
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- JPH091848A JPH091848A JP10753496A JP10753496A JPH091848A JP H091848 A JPH091848 A JP H091848A JP 10753496 A JP10753496 A JP 10753496A JP 10753496 A JP10753496 A JP 10753496A JP H091848 A JPH091848 A JP H091848A
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Abstract
(57)【要約】
【課題】印字ヘッドに印字データをエラーなく転送す
る。 【解決手段】データバス７から供給された印字データ
は、並直列変換器３により、マイクロプロセッサ５から
のクロック信号に同期して直列データ信号に変換され、
印字ヘッド１内のレジスタ２に供給される。クロック信
号はまた、移相器４により遅延されて、同期制御信号と
してレジスタ２の同期制御端子１０に供給される。イン
ピーダンス不整合によって、レジスタ２へのデータ信号
の立ち上がり及び下がり部分にノイズが重畳されたとし
ても、移相器４により、端子１０への同期制御信号が、
並直列変換器３からのデータ信号の出力タイミングから
所定時間遅延した後に供給されるので、データ信号が定
常状態に安定してからレジスタ２に読み込まれる。した
がって、ノイズによる誤動作を防止できる。
る。 【解決手段】データバス７から供給された印字データ
は、並直列変換器３により、マイクロプロセッサ５から
のクロック信号に同期して直列データ信号に変換され、
印字ヘッド１内のレジスタ２に供給される。クロック信
号はまた、移相器４により遅延されて、同期制御信号と
してレジスタ２の同期制御端子１０に供給される。イン
ピーダンス不整合によって、レジスタ２へのデータ信号
の立ち上がり及び下がり部分にノイズが重畳されたとし
ても、移相器４により、端子１０への同期制御信号が、
並直列変換器３からのデータ信号の出力タイミングから
所定時間遅延した後に供給されるので、データ信号が定
常状態に安定してからレジスタ２に読み込まれる。した
がって、ノイズによる誤動作を防止できる。
Description
【０００１】
【発明の属する技術分野】本発明は、印字装置におけ
る、印字ヘッドへのデータ転送回路に関する。
る、印字ヘッドへのデータ転送回路に関する。
【０００２】
【従来の技術】ヨーロッパ特許公開第６４５２４９号に
開示されているように、印字すべきデータは通常、感熱
印字ヘッド等の印字ヘッドにシリアル形態で伝送され
る。記録キャリヤ上に転送すべき各印字列は、データ語
でシリアル形態に変換され、かつデータラインすなわち
ケーブルを介して、プリンタの主基板から感熱印字ヘッ
ドに直接接続されたレジスタのデータ入力に伝送され
る。完全な印字列すなわち印字ヘッドの加熱エレメント
の数に対応する数のデータがレジスタ内に書き込まれた
後に、本来の印字プロセスが実行され、加熱エレメント
は、レジスタ内に記憶されたデータに応じて動作され
る。
開示されているように、印字すべきデータは通常、感熱
印字ヘッド等の印字ヘッドにシリアル形態で伝送され
る。記録キャリヤ上に転送すべき各印字列は、データ語
でシリアル形態に変換され、かつデータラインすなわち
ケーブルを介して、プリンタの主基板から感熱印字ヘッ
ドに直接接続されたレジスタのデータ入力に伝送され
る。完全な印字列すなわち印字ヘッドの加熱エレメント
の数に対応する数のデータがレジスタ内に書き込まれた
後に、本来の印字プロセスが実行され、加熱エレメント
は、レジスタ内に記憶されたデータに応じて動作され
る。
【０００３】データ転送を同期化するために、第２のケ
ーブルすなわち同期制御ラインが使用され、同期制御ラ
インと結合された周期的な同期制御入力の状態が０から
１に（または逆に１から０に）変化したときに、個々の
データがデータラインからレジスタ内に受け入れられ
る。この場合、レジスタ内に既に格納されているデータ
はそれぞれ、１つずつメモリセルをシフトされる。レジ
スタのメモリセルの数と等しい数の同期制御パルスが供
給されて、すべてのメモリセルにデータが充満された後
に、印字プロセスが開始される。
ーブルすなわち同期制御ラインが使用され、同期制御ラ
インと結合された周期的な同期制御入力の状態が０から
１に（または逆に１から０に）変化したときに、個々の
データがデータラインからレジスタ内に受け入れられ
る。この場合、レジスタ内に既に格納されているデータ
はそれぞれ、１つずつメモリセルをシフトされる。レジ
スタのメモリセルの数と等しい数の同期制御パルスが供
給されて、すべてのメモリセルにデータが充満された後
に、印字プロセスが開始される。
【０００４】
【発明が解決しようとする課題】このような従来例にお
いては、ラインの物理的特性がデータ転送エラーを導く
可能性があることが問題点である。すなわち、通常のス
イッチ回路の出力抵抗はラインの特性インピーダンスよ
り高いので、使用回路の入力抵抗および出力抵抗をライ
ンに正確に適合させることは極めて困難である。適合エ
ラーにより印字ヘッドのデータラインおよび同期制御ラ
インに好ましくない反射が発生してしまう。この反射
は、本来の方形波信号の反転位置から指数的に減衰する
振動を生じてしまい、したがってこれにより、データラ
インにおける信号が０であるか又は１であるかを、識別
することが不可能となる。本発明の目的は、このような
従来例の問題点を解決して、印字すべきデータを印字ヘ
ッドに迅速に、かつエラーなく転送することができるデ
ータ転送回路を提供することである。
いては、ラインの物理的特性がデータ転送エラーを導く
可能性があることが問題点である。すなわち、通常のス
イッチ回路の出力抵抗はラインの特性インピーダンスよ
り高いので、使用回路の入力抵抗および出力抵抗をライ
ンに正確に適合させることは極めて困難である。適合エ
ラーにより印字ヘッドのデータラインおよび同期制御ラ
インに好ましくない反射が発生してしまう。この反射
は、本来の方形波信号の反転位置から指数的に減衰する
振動を生じてしまい、したがってこれにより、データラ
インにおける信号が０であるか又は１であるかを、識別
することが不可能となる。本発明の目的は、このような
従来例の問題点を解決して、印字すべきデータを印字ヘ
ッドに迅速に、かつエラーなく転送することができるデ
ータ転送回路を提供することである。
【０００５】
【課題を解決するための手段】以下の「発明の実施の態
様」の項において詳細に説明するように、本発明によっ
て２つの課題解決手段が提案され、これらは別々にまた
は組み合わせて使用してもよい。第１の解決手段は、レ
ジスタのデータ入力端子及び制御端子における信号の位
相関係を適切に設定することに関するものであり、第２
の解決手段は、データ入力におけるノイズ重畳の信号形
状を改善するためのフリップフロップを用いることであ
る。第１の解決手段は、制御端子における同期制御信号
の位相を、データ入力端子におけるデータ信号の位相に
対して所定の位相角だけ遅延させることである。本発明
の基本的な考え方は、反射により発生されるデータライ
ンにおける好ましくない振動が減衰された後に、印字エ
レメントへの電流の供給を制御するためのレジスタの制
御端子に、同期制御信号が入力されるようにすることで
ある。制御端子には時間的に遅延されたすなわち位相が
シフトされた信号が入力されるので、同期制御信号の立
上りエッジまたは立下りエッジは、レジスタのデータ入
力端子に反射の影響がもはや消滅して一定レベルとなっ
たデータ信号が入力された後に初めて制御端子に供給さ
れるので、データエラーが発生することはない。
様」の項において詳細に説明するように、本発明によっ
て２つの課題解決手段が提案され、これらは別々にまた
は組み合わせて使用してもよい。第１の解決手段は、レ
ジスタのデータ入力端子及び制御端子における信号の位
相関係を適切に設定することに関するものであり、第２
の解決手段は、データ入力におけるノイズ重畳の信号形
状を改善するためのフリップフロップを用いることであ
る。第１の解決手段は、制御端子における同期制御信号
の位相を、データ入力端子におけるデータ信号の位相に
対して所定の位相角だけ遅延させることである。本発明
の基本的な考え方は、反射により発生されるデータライ
ンにおける好ましくない振動が減衰された後に、印字エ
レメントへの電流の供給を制御するためのレジスタの制
御端子に、同期制御信号が入力されるようにすることで
ある。制御端子には時間的に遅延されたすなわち位相が
シフトされた信号が入力されるので、同期制御信号の立
上りエッジまたは立下りエッジは、レジスタのデータ入
力端子に反射の影響がもはや消滅して一定レベルとなっ
たデータ信号が入力された後に初めて制御端子に供給さ
れるので、データエラーが発生することはない。
【０００６】本発明の利点はとくに、印字ヘッドへのデ
ータ転送において、反射によるエラーの発生をもはや心
配する必要がないことにある。本発明によるデータ転送
回路は安価に実現可能であり、しかも動作が確実であ
る。これはさらに、エラー発生率の低減を導き、データ
転送速度の向上が可能となる。本発明においては、具体
的には、レジスタの制御端子における同期制御信号の位
相を、データ入力端子におけるデータ信号の位相に対し
て９０°だけ遅延させることが提案されている。この位
相角は、同期制御信号の１サイクルの１／４に対応す
る。同期制御信号は、反射によるデータ入力端子におけ
るノイズ振動の振幅が影響を与えない値まで低下したと
きに初めて、印字ヘッドのレジスタに出現するようタイ
ミングがとられる。
ータ転送において、反射によるエラーの発生をもはや心
配する必要がないことにある。本発明によるデータ転送
回路は安価に実現可能であり、しかも動作が確実であ
る。これはさらに、エラー発生率の低減を導き、データ
転送速度の向上が可能となる。本発明においては、具体
的には、レジスタの制御端子における同期制御信号の位
相を、データ入力端子におけるデータ信号の位相に対し
て９０°だけ遅延させることが提案されている。この位
相角は、同期制御信号の１サイクルの１／４に対応す
る。同期制御信号は、反射によるデータ入力端子におけ
るノイズ振動の振幅が影響を与えない値まで低下したと
きに初めて、印字ヘッドのレジスタに出現するようタイ
ミングがとられる。
【０００７】本発明は、並直列変換器を用いており、該
並直列変換器にはマイクロプロセッサ等からデータバス
を介して印字すべきデータが、データ語で入力される。
変換器のクロック入力にパルス状のクロック信号が入力
され、該クロック信号は、データラインを介して行われ
るデータのシリアル転送を制御する。クロック信号は、
位相がシフトされて、同期制御信号として印字ヘッドの
レジスタの制御端子に入力される。この位相のシフト回
路は、印字装置の主基板に設けてもよく、印字ヘッド部
分に直接設けてもよく、また、低域フィルタ（ＲＣ要
素）回路によって実現してもよい。
並直列変換器にはマイクロプロセッサ等からデータバス
を介して印字すべきデータが、データ語で入力される。
変換器のクロック入力にパルス状のクロック信号が入力
され、該クロック信号は、データラインを介して行われ
るデータのシリアル転送を制御する。クロック信号は、
位相がシフトされて、同期制御信号として印字ヘッドの
レジスタの制御端子に入力される。この位相のシフト回
路は、印字装置の主基板に設けてもよく、印字ヘッド部
分に直接設けてもよく、また、低域フィルタ（ＲＣ要
素）回路によって実現してもよい。
【０００８】本発明の第２の解決手段においては、並直
列変換器とレジスタのデータ入力端子との間にフリップ
フロップを設け、該フリップフロップによりその入力の
状態が１サイクル分だけ遅延されて出力されるように
し、それにより、レジスタのデータ入力端子に現れるデ
ータ信号を安定させてノイズ除去を図っている。この場
合には、並直列変換器の動作タイミングサイクルがフリ
ップフロップの動作タイミングサイクルの２倍となるよ
うに、分周器が用いられている。また、フリップフロッ
プとして、入力の状態が１サイクルだけ遅延されて出力
に出現する、いわゆるＤフリップフロップが使用され
る。該フリップフロップの出力は印字ヘッドのレジスタ
のデータ入力端子と結合され、一方、フリップフロップ
のデータ入力端子は並直列変換器の出力端子に接続され
ている。該フリップフロップの制御入力端子（クロック
端子）および並直列変換器のクロック端子は、クロック
発振器により制御され、該発振器は、原則として印字装
置の制御を実行するマイクロプロセッサ内に含まれてい
る。クロック発振器は、分周器を介して並直列変換器の
クロック端子と結合され、かつ移相器を介してフリップ
フロップのクロック端子に接続されている。したがっ
て、並直列変換器のクロック端子に入力されるクロック
信号は、フリップフロップのクロック端子に供給される
クロック信号の１／２の周波数を有している。
列変換器とレジスタのデータ入力端子との間にフリップ
フロップを設け、該フリップフロップによりその入力の
状態が１サイクル分だけ遅延されて出力されるように
し、それにより、レジスタのデータ入力端子に現れるデ
ータ信号を安定させてノイズ除去を図っている。この場
合には、並直列変換器の動作タイミングサイクルがフリ
ップフロップの動作タイミングサイクルの２倍となるよ
うに、分周器が用いられている。また、フリップフロッ
プとして、入力の状態が１サイクルだけ遅延されて出力
に出現する、いわゆるＤフリップフロップが使用され
る。該フリップフロップの出力は印字ヘッドのレジスタ
のデータ入力端子と結合され、一方、フリップフロップ
のデータ入力端子は並直列変換器の出力端子に接続され
ている。該フリップフロップの制御入力端子（クロック
端子）および並直列変換器のクロック端子は、クロック
発振器により制御され、該発振器は、原則として印字装
置の制御を実行するマイクロプロセッサ内に含まれてい
る。クロック発振器は、分周器を介して並直列変換器の
クロック端子と結合され、かつ移相器を介してフリップ
フロップのクロック端子に接続されている。したがっ
て、並直列変換器のクロック端子に入力されるクロック
信号は、フリップフロップのクロック端子に供給される
クロック信号の１／２の周波数を有している。
【０００９】第２の解決手段におけるこのような回路の
機能は、次のとおりである。並直列変換器のクロック端
子においてクロック信号が立上ると、データビット（す
なわち０または１のいずれかに対応する電圧）がフリッ
プフロップのデータ入力端子に入力される。このとき、
フリップフロップのクロック端子に移相器により所定の
時間遅延されたパルスが発生する。これにより、並直列
変換器の出力からのデータビットは、該所定の時間経過
した後に初めてフリップフロップに受け入れられ、そし
て、この時点では、インピーダンス不適合により発生さ
れるノイズ振動は既に減衰している。なお、所定の時間
が経過するまでは、フリップフロップには前のサイクル
において入力されたデータビットが記憶されている。フ
リップフロップのデータ入力端子には、並直列変換器へ
のクロック信号の２倍の周波数のクロック信号が入力さ
れるので、該変換器の１サイクルの間に２つのクロック
パルスがフリップフロップに供給され、データビットは
フリップフロップの出力およびレジスタのデータ入力に
伝送される。この場合もまた同様に、レジスタへのデー
タの受入れが時間的に遅延され、この遅延によりエラー
発生率が低減されている。
機能は、次のとおりである。並直列変換器のクロック端
子においてクロック信号が立上ると、データビット（す
なわち０または１のいずれかに対応する電圧）がフリッ
プフロップのデータ入力端子に入力される。このとき、
フリップフロップのクロック端子に移相器により所定の
時間遅延されたパルスが発生する。これにより、並直列
変換器の出力からのデータビットは、該所定の時間経過
した後に初めてフリップフロップに受け入れられ、そし
て、この時点では、インピーダンス不適合により発生さ
れるノイズ振動は既に減衰している。なお、所定の時間
が経過するまでは、フリップフロップには前のサイクル
において入力されたデータビットが記憶されている。フ
リップフロップのデータ入力端子には、並直列変換器へ
のクロック信号の２倍の周波数のクロック信号が入力さ
れるので、該変換器の１サイクルの間に２つのクロック
パルスがフリップフロップに供給され、データビットは
フリップフロップの出力およびレジスタのデータ入力に
伝送される。この場合もまた同様に、レジスタへのデー
タの受入れが時間的に遅延され、この遅延によりエラー
発生率が低減されている。
【００１０】クロック発振器の出力とフリップフロップ
の入力との間に設けられる移相器として、低域フィルタ
（ＲＣ要素）のほか、インバータを使用してもよい。イ
ンバータを用いたことにより、フリップフロップへの第
１のクロック信号は１８０°移相されるが、並直列変換
器のクロック端子における第２のクロック信号の周波数
が、第１のクロック信号の周波数の１／２に分周されて
いるので、第１のクロック信号における１８０°の移相
は、第２のクロック周波数から見れば、その１サイクル
の１／４の遅延に対応する。フリップフロップを印字ヘ
ッド内に直接装着してもよく、これは主基板と印字ヘッ
ドとの間のラインにより発生する外乱（すなわち反射）
を除去する働きをする。また、データラインを印字装置
の主基板に接続する付近にフリップフロップを設けても
よく、この場合のフリップフロップは並直列変換器と接
続部との間に発生する反射を除去することができる。
の入力との間に設けられる移相器として、低域フィルタ
（ＲＣ要素）のほか、インバータを使用してもよい。イ
ンバータを用いたことにより、フリップフロップへの第
１のクロック信号は１８０°移相されるが、並直列変換
器のクロック端子における第２のクロック信号の周波数
が、第１のクロック信号の周波数の１／２に分周されて
いるので、第１のクロック信号における１８０°の移相
は、第２のクロック周波数から見れば、その１サイクル
の１／４の遅延に対応する。フリップフロップを印字ヘ
ッド内に直接装着してもよく、これは主基板と印字ヘッ
ドとの間のラインにより発生する外乱（すなわち反射）
を除去する働きをする。また、データラインを印字装置
の主基板に接続する付近にフリップフロップを設けても
よく、この場合のフリップフロップは並直列変換器と接
続部との間に発生する反射を除去することができる。
【００１１】
【発明の実施の形態】図１には本発明の一実施例のデー
タ転送回路を備えた印字装置が示されており、マイクロ
プロセッサ５、並直列変換器３および印字ヘッド（回
路）１を基本構成として備えている。印字ヘッド１は、
記録キャリヤに印字をするための感熱印字ヘッドを含
み、感熱印字ヘッドは個々に作動可能な１列の加熱エレ
メントを有し、該加熱エレメントに流れる電流は、レジ
スタ２により制御される。加熱エレメントと相手方の印
字ローラとの間に記録キャリヤが配置され、また記録キ
ャリヤが感熱作動されない場合には、カラーテープの作
動ドラムが配置され、これにより、加熱エレメント内を
流れる電流がカラーテープの粒子を溶融して記録キャリ
ヤに転写する。レジスタ２の個々の要素に記憶された状
態に応じて、加熱エレメントに電流が供給されるよう、
印字プロセスにおいて作動される。印字すべきデータ信
号のレジスタ２への供給はデータライン１１を介して行
われるが、データライン１１上のデータは、並直列変換
器３によって直列（シリアル）形態に変換されている。
タ転送回路を備えた印字装置が示されており、マイクロ
プロセッサ５、並直列変換器３および印字ヘッド（回
路）１を基本構成として備えている。印字ヘッド１は、
記録キャリヤに印字をするための感熱印字ヘッドを含
み、感熱印字ヘッドは個々に作動可能な１列の加熱エレ
メントを有し、該加熱エレメントに流れる電流は、レジ
スタ２により制御される。加熱エレメントと相手方の印
字ローラとの間に記録キャリヤが配置され、また記録キ
ャリヤが感熱作動されない場合には、カラーテープの作
動ドラムが配置され、これにより、加熱エレメント内を
流れる電流がカラーテープの粒子を溶融して記録キャリ
ヤに転写する。レジスタ２の個々の要素に記憶された状
態に応じて、加熱エレメントに電流が供給されるよう、
印字プロセスにおいて作動される。印字すべきデータ信
号のレジスタ２への供給はデータライン１１を介して行
われるが、データライン１１上のデータは、並直列変換
器３によって直列（シリアル）形態に変換されている。
【００１２】直列形態で印字ヘッド１に供給されたデー
タ信号は、レジスタ２によりそれぞれ印字列に対応して
並列化されて、加熱エレメントのドライバ回路へ供給さ
れる。レジスタ２に印字の一列分のデータが入力され、
かつ一列分全体のデータが印字ヘッド１に伝送された後
に、マイクロプロセッサ５は、印字ヘッド１に印字開始
信号を伝送し、これにより加熱エレメント内に電流が流
れて印字列が記録キャリヤ上に印字される。印字すべき
データ信号は、データ語で（たとえば、それぞれ１６ビ
ットで）バス７を介してマイクロプロセッサ５から並直
列変換器３に書き込まれる。並直列変換器３のクロック
端子６に、マイクロプロセッサ５内のクロック発振器か
らサイクル信号すなわちクロック信号が入力される。ク
ロック端子６におけるクロック信号のレベルが反転して
立上ると、並直列変換器３の出力端子８から１ビットづ
つ出力され、データライン１１を介してレジスタ２のデ
ータ入力端子９に伝送される。
タ信号は、レジスタ２によりそれぞれ印字列に対応して
並列化されて、加熱エレメントのドライバ回路へ供給さ
れる。レジスタ２に印字の一列分のデータが入力され、
かつ一列分全体のデータが印字ヘッド１に伝送された後
に、マイクロプロセッサ５は、印字ヘッド１に印字開始
信号を伝送し、これにより加熱エレメント内に電流が流
れて印字列が記録キャリヤ上に印字される。印字すべき
データ信号は、データ語で（たとえば、それぞれ１６ビ
ットで）バス７を介してマイクロプロセッサ５から並直
列変換器３に書き込まれる。並直列変換器３のクロック
端子６に、マイクロプロセッサ５内のクロック発振器か
らサイクル信号すなわちクロック信号が入力される。ク
ロック端子６におけるクロック信号のレベルが反転して
立上ると、並直列変換器３の出力端子８から１ビットづ
つ出力され、データライン１１を介してレジスタ２のデ
ータ入力端子９に伝送される。
【００１３】マイクロプロセッサ５はさらに、クロック
信号を移相器４を介して同期制御ライン１２によりレジ
スタ２の同期制御端子１０に供給する。それにより、同
期制御端子１０に例えば立上りエッジが存在するとき
に、データ入力端子９の状態がレジスタ２の最初の（第
１の）メモリセルに格納され、それと同時に、レジスタ
２の残りのメモリセルの内容が１桁ずつシフトされる。
したがって、このレジスタ２はシフトレジスタである。
１つのデータ語がレジスタ２に転送された後に、後続の
データ語がバス７を介して並直列変換器３に順次に書き
込まれ、そして同様にしてデータライン１１を介して直
列にレジスタ２に転送される。
信号を移相器４を介して同期制御ライン１２によりレジ
スタ２の同期制御端子１０に供給する。それにより、同
期制御端子１０に例えば立上りエッジが存在するとき
に、データ入力端子９の状態がレジスタ２の最初の（第
１の）メモリセルに格納され、それと同時に、レジスタ
２の残りのメモリセルの内容が１桁ずつシフトされる。
したがって、このレジスタ２はシフトレジスタである。
１つのデータ語がレジスタ２に転送された後に、後続の
データ語がバス７を介して並直列変換器３に順次に書き
込まれ、そして同様にしてデータライン１１を介して直
列にレジスタ２に転送される。
【００１４】並直列変換器３の出力抵抗およびレジスタ
のデータ入力端子９の入力抵抗は、データライン１１の
特性インピーダンスよりも高いので、データ入力端子９
に好ましくない反射が発生し、この反射により転送エラ
ーを発生することがある。それを解消するために、移相
器４が設けられている。移相器４はたとえばＲＣ低域フ
ィルタとして構成される。移相器４の出力端子１３に
は、マイクロプロセッサ５からのクロック信号に対し位
相が約９０°遅延された信号が発生する。この位相シフ
トは、並直列変換器３のクロック端子６におけるクロッ
ク信号の１サイクル時間の約１／４に対応する。レジス
タ２の同期制御端子１０にこのように遅延されたサイク
ル信号、すなわち同期制御信号が供給されるので、デー
タ入力端子９に現れるデータ信号の、反射による振動が
減衰した状態で初めてレジスタ２内に受け入れられる。
したがって、レジスタ２に記憶されたデータ信号にエラ
ーを生じる可能性が、非常に低くなる。
のデータ入力端子９の入力抵抗は、データライン１１の
特性インピーダンスよりも高いので、データ入力端子９
に好ましくない反射が発生し、この反射により転送エラ
ーを発生することがある。それを解消するために、移相
器４が設けられている。移相器４はたとえばＲＣ低域フ
ィルタとして構成される。移相器４の出力端子１３に
は、マイクロプロセッサ５からのクロック信号に対し位
相が約９０°遅延された信号が発生する。この位相シフ
トは、並直列変換器３のクロック端子６におけるクロッ
ク信号の１サイクル時間の約１／４に対応する。レジス
タ２の同期制御端子１０にこのように遅延されたサイク
ル信号、すなわち同期制御信号が供給されるので、デー
タ入力端子９に現れるデータ信号の、反射による振動が
減衰した状態で初めてレジスタ２内に受け入れられる。
したがって、レジスタ２に記憶されたデータ信号にエラ
ーを生じる可能性が、非常に低くなる。
【００１５】図２には、図１に示した印字装置のデータ
転送回路における信号レベルが、時間の関数として示さ
れている。図２において、（ａ）は並直列変換器３の出
力端子８における出力レベルを示しており、この出力レ
ベルは、立上り／立下りエッジを有するほぼ方形波パル
ス形状をなしている。すなわち、ノイズをほとんど含ん
でいない。（ｂ）はデータ入力端子９における信号レベ
ルであり、レジスタ２の入力抵抗および並直列変換器３
の出力抵抗の、データライン１１の特性インピーダンス
との不適合により、矩形パルスの立上りエッジおよび立
下りエッジにノイズ信号が重畳している。この重畳され
たノイズ信号は指数的に減衰し、１サイクル時間の１／
４が経過した後では、振動は無視しうる大きさに低減す
る。
転送回路における信号レベルが、時間の関数として示さ
れている。図２において、（ａ）は並直列変換器３の出
力端子８における出力レベルを示しており、この出力レ
ベルは、立上り／立下りエッジを有するほぼ方形波パル
ス形状をなしている。すなわち、ノイズをほとんど含ん
でいない。（ｂ）はデータ入力端子９における信号レベ
ルであり、レジスタ２の入力抵抗および並直列変換器３
の出力抵抗の、データライン１１の特性インピーダンス
との不適合により、矩形パルスの立上りエッジおよび立
下りエッジにノイズ信号が重畳している。この重畳され
たノイズ信号は指数的に減衰し、１サイクル時間の１／
４が経過した後では、振動は無視しうる大きさに低減す
る。
【００１６】図２の（ｃ）は、レジスタ２の同期制御端
子１０における信号レベルを示している。同期制御信号
の反転部分には同様に振動が重畳されている。しかしな
がら、図２において垂直線で示した時点ｔ1、ｔ2、すな
わち、同期制御端子１０における電圧レベルが論理値
「１」として検出される値に到達する時点で、そのとき
のデータ入力９の信号レベルの論理状態がレジスタ２内
に受け入れられるので、ノイズによる影響が排除され
る。すなわち、移相器４によってクロック信号が位相シ
フトされて同期制御信号とされているので、図２の
（ｂ）に示されるように、この時点ｔ1、ｔ2においては
データ入力９における重畳振動が減衰されており、これ
により、レジスタ２にはノイズに影響されないデータの
論理値が格納される。
子１０における信号レベルを示している。同期制御信号
の反転部分には同様に振動が重畳されている。しかしな
がら、図２において垂直線で示した時点ｔ1、ｔ2、すな
わち、同期制御端子１０における電圧レベルが論理値
「１」として検出される値に到達する時点で、そのとき
のデータ入力９の信号レベルの論理状態がレジスタ２内
に受け入れられるので、ノイズによる影響が排除され
る。すなわち、移相器４によってクロック信号が位相シ
フトされて同期制御信号とされているので、図２の
（ｂ）に示されるように、この時点ｔ1、ｔ2においては
データ入力９における重畳振動が減衰されており、これ
により、レジスタ２にはノイズに影響されないデータの
論理値が格納される。
【００１７】図３は、本発明の別の実施例を示してお
り、この実施例においては、レジスタ２のデータ入力端
子９へのデータ信号を改善するためのＤフリップフロッ
プ１６が具備されている。このフリップフロップ１６に
おいては、入力端子１８での状態が１サイクルだけ遅延
されて出力端子１９から出力され、データライン１１を
介してレジスタ２のデータ入力端子９に供給される。フ
リップフロップ１６の入力端子１８はデータライン２０
を介して並直列変換器３の出力８に接続されている。さ
らに、マイクロプロセッサ５′からのクロック信号が、
分周器１４を介して並直列変換器３のクロック端子６に
供給され、さらに該クロック信号は、レジスタ２の同期
制御端子１０に出力端子１３が接続されている移相器４
に供給される。したがって、図２において、データライ
ン１１のデータ伝送速度が図１の場合と同一となるよう
にするためには、マイクロプロセッサ５′からのクロッ
ク信号の周波数は、図１のマイクロプロセッサ５からの
クロック信号の周波数の２倍とする必要がある。マイク
ロプロセッサ５′からのクロック信号はまた、別の移相
器１５に供給され、該移相器１５の出力はフリップフロ
ップ１６のクロック端子１７に供給されている。並直列
変換器３、移相器４およびレジスタ２の動作は図１に示
す回路と同じである。
り、この実施例においては、レジスタ２のデータ入力端
子９へのデータ信号を改善するためのＤフリップフロッ
プ１６が具備されている。このフリップフロップ１６に
おいては、入力端子１８での状態が１サイクルだけ遅延
されて出力端子１９から出力され、データライン１１を
介してレジスタ２のデータ入力端子９に供給される。フ
リップフロップ１６の入力端子１８はデータライン２０
を介して並直列変換器３の出力８に接続されている。さ
らに、マイクロプロセッサ５′からのクロック信号が、
分周器１４を介して並直列変換器３のクロック端子６に
供給され、さらに該クロック信号は、レジスタ２の同期
制御端子１０に出力端子１３が接続されている移相器４
に供給される。したがって、図２において、データライ
ン１１のデータ伝送速度が図１の場合と同一となるよう
にするためには、マイクロプロセッサ５′からのクロッ
ク信号の周波数は、図１のマイクロプロセッサ５からの
クロック信号の周波数の２倍とする必要がある。マイク
ロプロセッサ５′からのクロック信号はまた、別の移相
器１５に供給され、該移相器１５の出力はフリップフロ
ップ１６のクロック端子１７に供給されている。並直列
変換器３、移相器４およびレジスタ２の動作は図１に示
す回路と同じである。
【００１８】フリップフロップ１６は印字装置の基板上
で印字ヘッドへのデータライン１１の接続点の近傍に設
けられ、これにより、データライン２０の反射を除去す
る働きもする。フリップフロップ１６を印字ヘッド１内
に設けることも可能であり、この場合、データライン１
１は不必要となる。フリップフロップ１６の動作は次の
とおりである。並直列変換器３の出力端子８からのデー
タ信号にノイズが重畳されたデータ信号がフリップフロ
ップ１６の入力端子１８に到来するが、このデータ信号
は、フリップフロップ１６のクロック端子１７に立上り
エッジが到達したときにのみ、フリップフロップ１６に
受け入れられる。移相器１５の働きにより、この立上り
エッジはクロック端子６におけるクロック信号に対して
時間的に遅延され、振動が既に十分に減衰したときに初
めて到達する。クロック端子入力１７に次のクロックパ
ルスが到達したとき、フリップフロップ１６の状態がそ
の出力端子１９に転送されて、データライン１１を介し
てレジスタ２のデータ入力端子９に供給される。
で印字ヘッドへのデータライン１１の接続点の近傍に設
けられ、これにより、データライン２０の反射を除去す
る働きもする。フリップフロップ１６を印字ヘッド１内
に設けることも可能であり、この場合、データライン１
１は不必要となる。フリップフロップ１６の動作は次の
とおりである。並直列変換器３の出力端子８からのデー
タ信号にノイズが重畳されたデータ信号がフリップフロ
ップ１６の入力端子１８に到来するが、このデータ信号
は、フリップフロップ１６のクロック端子１７に立上り
エッジが到達したときにのみ、フリップフロップ１６に
受け入れられる。移相器１５の働きにより、この立上り
エッジはクロック端子６におけるクロック信号に対して
時間的に遅延され、振動が既に十分に減衰したときに初
めて到達する。クロック端子入力１７に次のクロックパ
ルスが到達したとき、フリップフロップ１６の状態がそ
の出力端子１９に転送されて、データライン１１を介し
てレジスタ２のデータ入力端子９に供給される。
【００１９】分周器１４が設けられていることにより、
並直列変換器３のクロック端子６に次の１つのクロック
パルスが到来する間に、フリップフロップ１６のクロッ
ク端子１７には２つのクロックパルスが到来する。ま
た、移相器１５が設けられているので、クロック端子１
７への２つのクロックパルスは、所定時間遅延されてい
る。したがって、移相器１５により決定された適切な時
点で到来するクロックパルスにより、フリップフロップ
１６はまず最初のクロックパルスによりその入力端子１
８のデータを受け取り、これを次に到来するクロックパ
ルスによってレジスタ２に伝送する。移相器１５は具体
的にはインバータであってもよい。このとき、データ
は、並直列変換器３へのクロック信号の１サイクルの１
／４経過した後に、フリップフロップ１６に伝送され
る。
並直列変換器３のクロック端子６に次の１つのクロック
パルスが到来する間に、フリップフロップ１６のクロッ
ク端子１７には２つのクロックパルスが到来する。ま
た、移相器１５が設けられているので、クロック端子１
７への２つのクロックパルスは、所定時間遅延されてい
る。したがって、移相器１５により決定された適切な時
点で到来するクロックパルスにより、フリップフロップ
１６はまず最初のクロックパルスによりその入力端子１
８のデータを受け取り、これを次に到来するクロックパ
ルスによってレジスタ２に伝送する。移相器１５は具体
的にはインバータであってもよい。このとき、データ
は、並直列変換器３へのクロック信号の１サイクルの１
／４経過した後に、フリップフロップ１６に伝送され
る。
【００２０】
【発明の効果】本発明は以上のように構成されているの
で、インピーダンス不整合によるノイズが重畳されて
も、そのノイズが十分に減衰した時点でデータ信号を印
字ヘッドのレジスタに読み込むように構成したので、エ
ラーを防止することができる。
で、インピーダンス不整合によるノイズが重畳されて
も、そのノイズが十分に減衰した時点でデータ信号を印
字ヘッドのレジスタに読み込むように構成したので、エ
ラーを防止することができる。
【図１】本発明の一実施例のデータ転送回路を具備する
印字装置のブロック図である。
印字装置のブロック図である。
【図２】図１に示されたデータ転送回路の信号レベルを
示す模式的波形図である。
示す模式的波形図である。
【図３】本発明の別の実施例のデータ転送回路を具備す
る印字装置のブロック回路である。
る印字装置のブロック回路である。
Claims (6)
- 【請求項１】 印字ヘッドのレジスタに対して印字用の
データ信号を直列形態で転送するデータ転送回路におい
て、 レジスタ（２）の同期制御端子（１０）に供給される、
データ信号の受け入れタイミング動作を制御するための
周期的な同期制御信号の位相が、該レジスタのデータ入
力端子（９）に供給されるデータ信号の位相に対して所
定の角度だけ遅延されていることを特徴とするデータ転
送回路。 - 【請求項２】 請求項１記載のデータ転送回路におい
て、レジスタ（２）の同期制御端子（１０）への同期制
御信号の位相が、データ入力端子（９）へのデータ信号
の位相に対し９０°だけ遅延されていることを特徴とす
るデータ転送回路。 - 【請求項３】 請求項１または２記載のデータ転送回路
において、該転送回路は、 クロック信号を発生するクロック発生手段と、 該クロック信号によって動作タイミングが制御されて、
並列形態のデータ信号を直列形態のデータ信号に変換し
てレジスタ（２）のデータ入力端子（９）に供給する並
直列変換手段（３）と、 該クロック信号の位相をシフトして、得られた信号を同
期制御信号としてレジスタ（２）の同期制御端子（１
０）に供給する移相手段（４）とを備えていることを特
徴とするデータ転送回路。 - 【請求項４】 請求項１記載のデータ転送回路におい
て、該転送回路は、 クロック信号を発生するクロック発生手段と、 該クロック信号の周波数を１／２に分周する分周手段
と、 分周されたクロック信号の位相をシフトして、得られた
信号を同期制御信号としてレジスタ（２）の同期制御端
子（１０）に供給する第１の移相手段（４）と、 クロック発生手段からのクロック信号の位相をシフトす
る第２の移相手段（１５）と、 分周されたクロック信号によって動作タイミングが制御
されて、並列形態のデータ信号を直列形態のデータ信号
に変換する並直列変換手段（３）と、 並直列変換手段（３）からのデータ信号が入力端子に供
給され、かつ第２の移相手段（１５）からの位相シフト
されたクロック信号によって動作タイミングが制御さ
れ、該クロック信号の１サイクル分だけ供給されたデー
タ信号を遅延させて、レジスタ（２）のデータ入力端子
（９）に出力するフリップフロップ（１６）とを備えて
いることを特徴とする印字ヘッドへのデータ伝送回路。 - 【請求項５】 請求項４記載のデータ転送回路におい
て、第２の移相器（１５）がインバータであることを特
徴とするデータ転送回路。 - 【請求項６】 請求項４または５記載のデータ転送回路
において、フリップフロップ（１６）は、印字ヘッド
（１）内に組み込まれているか、またはレジスタ（２）
のデータ入力端子（９）の接続部近傍において印字装置
の主基板に接続されていることを特徴とするデータ転送
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE1995121463 DE19521463A1 (de) | 1995-06-13 | 1995-06-13 | Schaltung zur Übertragung von Daten auf einen Druckkopf |
| DE19521463:3 | 1995-06-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH091848A true JPH091848A (ja) | 1997-01-07 |
Family
ID=7764259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10753496A Pending JPH091848A (ja) | 1995-06-13 | 1996-04-26 | 印字ヘッドへのデータ転送回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0749089A3 (ja) |
| JP (1) | JPH091848A (ja) |
| DE (1) | DE19521463A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001318882A (ja) * | 2000-02-28 | 2001-11-16 | Canon Inc | 通信装置、方法、それを用いた画像形成装置、画像形成装置に接続されるユニット及び画像形成システム |
| US6792480B2 (en) | 1997-04-30 | 2004-09-14 | Hewlett-Packard Development Company, L.P. | Status display being visible in a closed position and displaying a track number during play mode comprising a reduced power of a system |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7452041B2 (en) | 2003-08-07 | 2008-11-18 | Lexmark International, Inc. | Ink jet heater chip with internally generated clock signal |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0775893B2 (ja) * | 1984-04-03 | 1995-08-16 | キヤノン株式会社 | プリンタ用の記録制御装置 |
| DE3732868A1 (de) * | 1987-09-25 | 1989-04-06 | Siemens Ag | Thermodruckverfahren und -vorrichtung |
| DE4016189A1 (de) * | 1990-05-19 | 1991-11-28 | Philips Patentverwaltung | Einrichtung zur phasenjitterreduzierung |
| DE4020719A1 (de) * | 1990-06-29 | 1992-01-02 | Broadcast Television Syst | Verfahren zur uebertragung eines digitalen datensignals |
| US5315320A (en) * | 1990-09-29 | 1994-05-24 | Kyocera Corporation | Mirror image printing printhead |
| JPH06143647A (ja) * | 1992-06-08 | 1994-05-24 | Eastman Kodak Co | 感熱プリンタ |
-
1995
- 1995-06-13 DE DE1995121463 patent/DE19521463A1/de not_active Withdrawn
-
1996
- 1996-02-22 EP EP96102645A patent/EP0749089A3/de not_active Withdrawn
- 1996-04-26 JP JP10753496A patent/JPH091848A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6792480B2 (en) | 1997-04-30 | 2004-09-14 | Hewlett-Packard Development Company, L.P. | Status display being visible in a closed position and displaying a track number during play mode comprising a reduced power of a system |
| JP2001318882A (ja) * | 2000-02-28 | 2001-11-16 | Canon Inc | 通信装置、方法、それを用いた画像形成装置、画像形成装置に接続されるユニット及び画像形成システム |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0749089A3 (de) | 1998-04-08 |
| DE19521463A1 (de) | 1996-12-19 |
| EP0749089A2 (de) | 1996-12-18 |
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