JPH0379733B2 - - Google Patents
Info
- Publication number
- JPH0379733B2 JPH0379733B2 JP59097916A JP9791684A JPH0379733B2 JP H0379733 B2 JPH0379733 B2 JP H0379733B2 JP 59097916 A JP59097916 A JP 59097916A JP 9791684 A JP9791684 A JP 9791684A JP H0379733 B2 JPH0379733 B2 JP H0379733B2
- Authority
- JP
- Japan
- Prior art keywords
- display
- pattern
- memory
- display screen
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Digital Computer Display Output (AREA)
Description
【発明の詳細な説明】
＜技術分野＞
本発明はコンピユータにおける任意パターンの
スクロール方式に関する。ここに、スルロールと
は、あるパターンを表示画面上で上下左右、斜め
方向等の移動を行わせることをいう。
スクロール方式に関する。ここに、スルロールと
は、あるパターンを表示画面上で上下左右、斜め
方向等の移動を行わせることをいう。
＜従来技術＞
従来のスクロール方式では、パターンの形や大
きさは殆んど固定されていた。従つて、大きなパ
ターンをスクロール表示させるには、複数のパタ
ーンを使つて構成しなければならない上に、スク
ロール時のレジスタセツトも複数個行わねばなら
ないので非能率的であつた。
きさは殆んど固定されていた。従つて、大きなパ
ターンをスクロール表示させるには、複数のパタ
ーンを使つて構成しなければならない上に、スク
ロール時のレジスタセツトも複数個行わねばなら
ないので非能率的であつた。
＜発明の開示＞
本発明は、表示画面上のパターン位置と、パタ
ーンの形や大きさを書き込むメモリのアドレスと
の関係を完全に分離して互に独立させることによ
り、任意の大きさのパターンを簡単な構成により
スクロール表示させると共に、パターン位置をド
ツト単位で任意方向、任意速度で変位させること
のできることに特徴がある。
ーンの形や大きさを書き込むメモリのアドレスと
の関係を完全に分離して互に独立させることによ
り、任意の大きさのパターンを簡単な構成により
スクロール表示させると共に、パターン位置をド
ツト単位で任意方向、任意速度で変位させること
のできることに特徴がある。
また本発明は、コンピユータの使用者は、例え
ば一枚の白紙の画用紙に、任意の大きさ、形をも
つパターンを、画用紙に余白のある限り隅々まで
描くように、VRAM（ビデオ用ランダムアクセ
ス・メモリ）に表示したいパターン情報を書き込
むことのできることに特徴がある。
ば一枚の白紙の画用紙に、任意の大きさ、形をも
つパターンを、画用紙に余白のある限り隅々まで
描くように、VRAM（ビデオ用ランダムアクセ
ス・メモリ）に表示したいパターン情報を書き込
むことのできることに特徴がある。
＜発明の原理＞
第１図は本発明の原理説明図である。VRAM
１はｌ列ｍ行のドツトマトリツクス構成の画面表
示用メモリであるが、ここで注目すべきことは表
示画面４の画素との表示位置の対応関係が全くな
いことである。このメモリ内に表示すべきパター
ン情報２が書き込まれ、また、アドレス演算部に
ヨコ長さ、タテ長さ及び基準点Ｐのアドレスがパ
ターン情報ごとに多数書き込まれている。一方、
表示手段３はヨコｈドツト、タテｖドツトの容量
をもち、原点Ｏからヨコ方向に走査される。ここ
で注目すべきことは、走査の初期に帰線期間（表
示されない）を設け、その後に表示期間を設けて
いることである。この表示期間の領域が表示画面
４であり、表示画面４の左上に帰線期間が位置し
ている。表示画面４の任意の点Ｑが指定される
と、この点Ｑを基準点とするパターン情報５が表
示される。この点Ｑの位置はHpos.Vpos.により
表わされる。
１はｌ列ｍ行のドツトマトリツクス構成の画面表
示用メモリであるが、ここで注目すべきことは表
示画面４の画素との表示位置の対応関係が全くな
いことである。このメモリ内に表示すべきパター
ン情報２が書き込まれ、また、アドレス演算部に
ヨコ長さ、タテ長さ及び基準点Ｐのアドレスがパ
ターン情報ごとに多数書き込まれている。一方、
表示手段３はヨコｈドツト、タテｖドツトの容量
をもち、原点Ｏからヨコ方向に走査される。ここ
で注目すべきことは、走査の初期に帰線期間（表
示されない）を設け、その後に表示期間を設けて
いることである。この表示期間の領域が表示画面
４であり、表示画面４の左上に帰線期間が位置し
ている。表示画面４の任意の点Ｑが指定される
と、この点Ｑを基準点とするパターン情報５が表
示される。この点Ｑの位置はHpos.Vpos.により
表わされる。
コンピユータのメモリには、下記の各データを
収納するレジスタを備えている。
収納するレジスタを備えている。
表示パターンが格納されているVRAMの先
頭アドレス（スタートADR） 表示パターンの横サイズ（Hsize） 表示パターンの縦サイズ（Vsize） 表示画面の水平ポジシヨン（Hpos.） 表示画面の垂直ポジシヨン（Vpos.） この５つのデータをレジスタへ設定することに
より、所望の表示パターンがVRAMから読み出
されて表示手段に表示される。従つて、パターン
をスクロールさせるためにはのレジスタ内容
を変化させるだけでよい。表示画面の水平、垂直
位置はドツト単位でカウントされているので、表
示パターンをドツト単位で滑らかにスクロールさ
せることができる。
頭アドレス（スタートADR） 表示パターンの横サイズ（Hsize） 表示パターンの縦サイズ（Vsize） 表示画面の水平ポジシヨン（Hpos.） 表示画面の垂直ポジシヨン（Vpos.） この５つのデータをレジスタへ設定することに
より、所望の表示パターンがVRAMから読み出
されて表示手段に表示される。従つて、パターン
をスクロールさせるためにはのレジスタ内容
を変化させるだけでよい。表示画面の水平、垂直
位置はドツト単位でカウントされているので、表
示パターンをドツト単位で滑らかにスクロールさ
せることができる。
＜実施例＞
装置全体はコンピユータの中央処理部と、キー
ボードと、表示手段と、外部メモリである
VRAMにより構成される。
ボードと、表示手段と、外部メモリである
VRAMにより構成される。
第２図にVRAMのアドレス決定回路のブロツ
ク図を示し、第３図に第２図のVRAMアドレス
演算回路CCの具体的構成例を示す。表示画面の
走査と同期してクロツクパルスをカウントする水
平カウンタHD（０≦HD≦ｈ−１）６と垂直カウ
ンタVD（０≦VD≦ｎ−１）７が設けられ、一
方、キーボードから入力された表示位置データは
Hpos.レジスタ８及びVpos.レジスタ９に格納さ
れる。このカウンタHD６、VD７の値とレジス
タ８、レジスタ９の内容を比較することによりパ
ターンの表示開始位置を判断している。VD＝
Vpos.かつHD＝Hpos.になつた時はじめてそのパ
ターンはアクテイブになり、VRAMアドレスが
出力される。アクテイブになつた最初のアドレス
がスタートADRレジスタ１０の値である。HD
６，VD７がカウントされるたびにVRAMアドレ
スも変つてゆくがその値は次式により演算され
る。
ク図を示し、第３図に第２図のVRAMアドレス
演算回路CCの具体的構成例を示す。表示画面の
走査と同期してクロツクパルスをカウントする水
平カウンタHD（０≦HD≦ｈ−１）６と垂直カウ
ンタVD（０≦VD≦ｎ−１）７が設けられ、一
方、キーボードから入力された表示位置データは
Hpos.レジスタ８及びVpos.レジスタ９に格納さ
れる。このカウンタHD６、VD７の値とレジス
タ８、レジスタ９の内容を比較することによりパ
ターンの表示開始位置を判断している。VD＝
Vpos.かつHD＝Hpos.になつた時はじめてそのパ
ターンはアクテイブになり、VRAMアドレスが
出力される。アクテイブになつた最初のアドレス
がスタートADRレジスタ１０の値である。HD
６，VD７がカウントされるたびにVRAMアドレ
スも変つてゆくがその値は次式により演算され
る。
VRAMアドレス＝（スタートADR）
＋(HD-Hpos.)＋(VD-Vpos.)×ｌ
第３図はこの演算を減算回路、乗算回路、加算
回路で実現した回路を示している。すなわち、減
算回路１３が（HD−Hpos.）を実行し、減算回
路１４が（VD−Vpos.）を実行し、乗算回路２
０がそれをｌ倍し、加算回路２１が第１項と第２
項の加算を実行し、加算回路２２の全項の加算を
実行している。
回路で実現した回路を示している。すなわち、減
算回路１３が（HD−Hpos.）を実行し、減算回
路１４が（VD−Vpos.）を実行し、乗算回路２
０がそれをｌ倍し、加算回路２１が第１項と第２
項の加算を実行し、加算回路２２の全項の加算を
実行している。
また、差（HD−Hpos.）又は差（VD−
Vpos.）とHsizeレジスタ１１又はVsizeレジスタ
１２の内容を比較回路１５又は１６により比較
し、差（HD−Hpos.）が正で、かつその差が
Hsizeより小さければANDゲート１７がこれを
検出し、また、差（VD−Vpos.）が正で、かつ
その差がVsizeより小さければANDゲート１８
がこれを検出し、両ANDゲート１７，１８がと
もに検出信号を出力したことをANDゲート１９
が検出してこのときアクテイブ信号を出力する。
Vpos.）とHsizeレジスタ１１又はVsizeレジスタ
１２の内容を比較回路１５又は１６により比較
し、差（HD−Hpos.）が正で、かつその差が
Hsizeより小さければANDゲート１７がこれを
検出し、また、差（VD−Vpos.）が正で、かつ
その差がVsizeより小さければANDゲート１８
がこれを検出し、両ANDゲート１７，１８がと
もに検出信号を出力したことをANDゲート１９
が検出してこのときアクテイブ信号を出力する。
表示優先順位決定回路２３は、各パターンごと
に設けられたVRAMアドレス演算回路CC1…CCo
から出力されるアクテイブ信号を調べ、優先順位
の高いものからVRAM１へVRAMアドレスを出
力する。
に設けられたVRAMアドレス演算回路CC1…CCo
から出力されるアクテイブ信号を調べ、優先順位
の高いものからVRAM１へVRAMアドレスを出
力する。
＜発明の効果＞
本発明によれば、VRAMの最小単位のものか
ら表示画面以上の大きなパターンまで、任意の大
きさのパターンを表示することができる。しか
も、表示パターンデータはVRAM等の一つのメ
モリに記憶するだけでよく、表示画面に対応する
メモリは不要であつて、メモリは必要最小で済む
と同時に、パターンデータの転送を行うことな
く、表示位置を表すアドレスを変換するだけで任
意パターンを画面上の所望位置に表示することが
できる。また、前述したようにドツト単位での滑
らかなスクロールが可能となり、レジスタ設定が
少なくてわかりやすいのでソフトウエアのプログ
ラミングが容易になる。さらに、各パターンのス
タートADRを同一にしてHpos.、Vpos.を変える
ことにより、一つのパターンを複数個、画面の任
意位置へ表示させることが可能となる。また、従
来のように、表示画面に対応したドツトマトリツ
クスをもつメモリを備える必要がなく、任意の容
量のVRAMを使用することができる。
ら表示画面以上の大きなパターンまで、任意の大
きさのパターンを表示することができる。しか
も、表示パターンデータはVRAM等の一つのメ
モリに記憶するだけでよく、表示画面に対応する
メモリは不要であつて、メモリは必要最小で済む
と同時に、パターンデータの転送を行うことな
く、表示位置を表すアドレスを変換するだけで任
意パターンを画面上の所望位置に表示することが
できる。また、前述したようにドツト単位での滑
らかなスクロールが可能となり、レジスタ設定が
少なくてわかりやすいのでソフトウエアのプログ
ラミングが容易になる。さらに、各パターンのス
タートADRを同一にしてHpos.、Vpos.を変える
ことにより、一つのパターンを複数個、画面の任
意位置へ表示させることが可能となる。また、従
来のように、表示画面に対応したドツトマトリツ
クスをもつメモリを備える必要がなく、任意の容
量のVRAMを使用することができる。
さらにまた、HD、VDのカウントが帰線期間
から始まる態様では、Hpos.、Vpos.の値を帰線
期間内に設定することにより、パターンを画面端
からスムーズに出現させ、画面端へスムーズに消
去することができる。
から始まる態様では、Hpos.、Vpos.の値を帰線
期間内に設定することにより、パターンを画面端
からスムーズに出現させ、画面端へスムーズに消
去することができる。
また本発明によれば、リストや文字列をひとつ
のパターンとしてとらえることにより、これらの
ドツト・スクロールも容易に行うことができる。
のパターンとしてとらえることにより、これらの
ドツト・スクロールも容易に行うことができる。
第１図は本発明の原理説明図、第２図は本発明
のVRAMアドレス出力回路のブロツク図、第３
図は第２図のVRAMアドレス演算回路CCの具体
的構成例を示すブロツク図である。 １……メモリ、２……パターン情報、３……表
示手段、４……表示画面、５……表示されたパタ
ーン、８……Hpos.レジスタ、９……Vpos.レジ
スタ。
のVRAMアドレス出力回路のブロツク図、第３
図は第２図のVRAMアドレス演算回路CCの具体
的構成例を示すブロツク図である。 １……メモリ、２……パターン情報、３……表
示手段、４……表示画面、５……表示されたパタ
ーン、８……Hpos.レジスタ、９……Vpos.レジ
スタ。
Claims (1)
- 【特許請求の範囲】 １ 表示パターンとその大きさを表す情報が書き
込まれたメモリと、 表示画面上における上記表示パターンの基準点
の座標を指定する表示位置指定手段とを有する、
コンピユータにおける任意パターンのスクロール
方式であつて、 表示画面上の走査と同期して作動するカウンタ
と、 上記座標を指定するレジスタと、 上記カウンタの値と上記レジスタの値とが一致
したとき上記メモリのアドレスを指定するアドレ
ス演算部と、 を備えたことを特徴とする、コンピユータにおけ
る任意パターンのスクロール方式。 ２ 上記メモリ内に書き込まれた複数個の表示パ
ターンに対応して上記アドレス演算部が複数個設
けられており、 該複数個のアドレス演算部からの出力を調べ、
優先順位の高いものから上記メモリにアドレスを
出力する表示優先決定回路を備えた、請求項１記
載のコンピユータにおける任意パターンのスクロ
ール方式。 ３ 上記表示画面の左上に画面走査の帰線期間が
位置するように構成された、請求項１記載のコン
ピユータにおける任意パターンのスクロール方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59097916A JPS60241126A (ja) | 1984-05-15 | 1984-05-15 | コンピユ−タにおける任意パタ−ンのスクロ−ル方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59097916A JPS60241126A (ja) | 1984-05-15 | 1984-05-15 | コンピユ−タにおける任意パタ−ンのスクロ−ル方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60241126A JPS60241126A (ja) | 1985-11-30 |
| JPH0379733B2 true JPH0379733B2 (ja) | 1991-12-19 |
Family
ID=14205023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59097916A Granted JPS60241126A (ja) | 1984-05-15 | 1984-05-15 | コンピユ−タにおける任意パタ−ンのスクロ−ル方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60241126A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6358575A (ja) * | 1986-08-29 | 1988-03-14 | Kenwood Corp | コンピユ−タ支援作図装置 |
| JPS6358576A (ja) * | 1986-08-29 | 1988-03-14 | Kenwood Corp | コンピユ−タ支援作図装置 |
| JP3477666B2 (ja) * | 1995-09-14 | 2003-12-10 | 株式会社リコー | 画像表示制御装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60205580A (ja) * | 1984-03-30 | 1985-10-17 | オークマ株式会社 | 動画処理方法 |
-
1984
- 1984-05-15 JP JP59097916A patent/JPS60241126A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60241126A (ja) | 1985-11-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |