JPH0380371B2 - - Google Patents
Info
- Publication number
- JPH0380371B2 JPH0380371B2 JP58209278A JP20927883A JPH0380371B2 JP H0380371 B2 JPH0380371 B2 JP H0380371B2 JP 58209278 A JP58209278 A JP 58209278A JP 20927883 A JP20927883 A JP 20927883A JP H0380371 B2 JPH0380371 B2 JP H0380371B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit arrangement
- voltage power
- power electronic
- switches
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000001934 delay Effects 0.000 claims description 5
- 239000003990 capacitor Substances 0.000 description 26
- 101710170230 Antimicrobial peptide 1 Proteins 0.000 description 5
- 101710170231 Antimicrobial peptide 2 Proteins 0.000 description 5
- 239000002800 charge carrier Substances 0.000 description 5
- 238000009825 accumulation Methods 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/10—Modifications for increasing the maximum permissible switched voltage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K4/00—Generating pulses having essentially a finite slope or stepped portions
- H03K4/06—Generating pulses having essentially a finite slope or stepped portions having triangular shape
- H03K4/08—Generating pulses having essentially a finite slope or stepped portions having triangular shape having sawtooth shape
- H03K4/48—Generating pulses having essentially a finite slope or stepped portions having triangular shape having sawtooth shape using as active elements semiconductor devices
- H03K4/60—Generating pulses having essentially a finite slope or stepped portions having triangular shape having sawtooth shape using as active elements semiconductor devices in which a sawtooth current is produced through an inductor
- H03K4/62—Generating pulses having essentially a finite slope or stepped portions having triangular shape having sawtooth shape using as active elements semiconductor devices in which a sawtooth current is produced through an inductor using a semiconductor device operating as a switching device
- H03K4/64—Generating pulses having essentially a finite slope or stepped portions having triangular shape having sawtooth shape using as active elements semiconductor devices in which a sawtooth current is produced through an inductor using a semiconductor device operating as a switching device combined with means for generating the driving pulses
Landscapes
- Details Of Television Scanning (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は、直列に接続された少くとも２つの高
圧電力電子スイツチと、信号源に接続され、前記
のスイツチに対する制御信号を生ぜしめ、これら
スイツチを遮断せしめる制御装置とを具える回路
配置に関するものである。
圧電力電子スイツチと、信号源に接続され、前記
のスイツチに対する制御信号を生ぜしめ、これら
スイツチを遮断せしめる制御装置とを具える回路
配置に関するものである。
一般に知られているこのような回路配置におい
ては、１つのスイツチでは耐えることのできない
高電圧が２つ以上のスイツチに亘つて配分されて
いる。この場合、電子スイツチは可制御素子、例
えばスイツチングトランジスタであり、これらの
素子をほぼ同時に導通および遮断せしめる必要が
ある。これら素子をほぼ同時にスイツチ・オンせ
しめることは、スイツチ・オン時間が一般に極め
て短かい為にそれほど困難なことではない。これ
に対し、スイツチ・オフ時間は前の導通時間中に
蓄積された電荷キヤリアを直ちに除去できない為
に比較的長く、種種のスイツチのスイツチ・オフ
時間が相違するおそれがあり、この相違は特にス
イツチング周波数が高い場合に無視できなくな
る。従つて、あるスイツチは他のスイツチが既に
遮断されても依然として導通しているおそれがあ
り、これにより、使用する回路に依存して、直列
接続の電子スイツチにまたがる電圧配分を不均一
にするか或いは電流ピークを生ぜしめ、従つて１
つ或いはそれ以上のスイツチが損傷されるおそれ
がある。
ては、１つのスイツチでは耐えることのできない
高電圧が２つ以上のスイツチに亘つて配分されて
いる。この場合、電子スイツチは可制御素子、例
えばスイツチングトランジスタであり、これらの
素子をほぼ同時に導通および遮断せしめる必要が
ある。これら素子をほぼ同時にスイツチ・オンせ
しめることは、スイツチ・オン時間が一般に極め
て短かい為にそれほど困難なことではない。これ
に対し、スイツチ・オフ時間は前の導通時間中に
蓄積された電荷キヤリアを直ちに除去できない為
に比較的長く、種種のスイツチのスイツチ・オフ
時間が相違するおそれがあり、この相違は特にス
イツチング周波数が高い場合に無視できなくな
る。従つて、あるスイツチは他のスイツチが既に
遮断されても依然として導通しているおそれがあ
り、これにより、使用する回路に依存して、直列
接続の電子スイツチにまたがる電圧配分を不均一
にするか或いは電流ピークを生ぜしめ、従つて１
つ或いはそれ以上のスイツチが損傷されるおそれ
がある。
オランダ国特許第188210号（特公昭46−25442
号）明細書には、１つの高圧電力スイツチを有
し、その制御リード線に遅延素子が設けられて満
足にスイツチ・オフされるようにした回路配置が
記載されている。この遅延素子はインダクタを以
つて構成されており、電力トランジスタとしたス
イツチに対する制御電流はわずかな変化率で上記
のインダクタを流れるようにしている。この電流
の為に、電荷キヤリアはトランジスタが飽和状態
から外れるまでに漏出し、従つてトランジスタが
極めて急速に遮断するも、遮断信号の発生後可成
りの時間を要する。このようなスイツチを高電圧
点に直列配置で接続すると、各スイツチのベース
リード線に可調整インダクタを設けること明らか
であり、各別のインダクタはトランジスタが同時
に非導通となるように調整される。しかし、この
調整処理には時間がかかり、しかも電荷キヤリア
の蓄積時間は時とともに変化する為、この調整処
理を繰返す必要がある。
号）明細書には、１つの高圧電力スイツチを有
し、その制御リード線に遅延素子が設けられて満
足にスイツチ・オフされるようにした回路配置が
記載されている。この遅延素子はインダクタを以
つて構成されており、電力トランジスタとしたス
イツチに対する制御電流はわずかな変化率で上記
のインダクタを流れるようにしている。この電流
の為に、電荷キヤリアはトランジスタが飽和状態
から外れるまでに漏出し、従つてトランジスタが
極めて急速に遮断するも、遮断信号の発生後可成
りの時間を要する。このようなスイツチを高電圧
点に直列配置で接続すると、各スイツチのベース
リード線に可調整インダクタを設けること明らか
であり、各別のインダクタはトランジスタが同時
に非導通となるように調整される。しかし、この
調整処理には時間がかかり、しかも電荷キヤリア
の蓄積時間は時とともに変化する為、この調整処
理を繰返す必要がある。
本発明の目的は、スイツチの遮断瞬時を調整す
る必要のない前述した種類の回路配置を提供せん
とするにある。
る必要のない前述した種類の回路配置を提供せん
とするにある。
本発明は、直列に接続された少くとも２つの高
圧電力電子スイツチと、信号源に接続され、前記
のスイツチに対する制御信号を生ぜしめ、これら
スイツチを遮断せしめる制御装置とを具える回路
配置において、高圧電力電子スイツチを同時に自
動的に遮断せしめる為に、各スイツチに対する制
御装置がこのスイツチの遮断信号を遅延させる遅
延素子を有しており、前記の回路配置が更に、ス
イツチ間の接続点に作動中存在する電圧と基準電
圧とを比較し少くとも１つの遅延素子によつて生
じる遅延を制御する比較段を具えたことを特徴と
する。
圧電力電子スイツチと、信号源に接続され、前記
のスイツチに対する制御信号を生ぜしめ、これら
スイツチを遮断せしめる制御装置とを具える回路
配置において、高圧電力電子スイツチを同時に自
動的に遮断せしめる為に、各スイツチに対する制
御装置がこのスイツチの遮断信号を遅延させる遅
延素子を有しており、前記の回路配置が更に、ス
イツチ間の接続点に作動中存在する電圧と基準電
圧とを比較し少くとも１つの遅延素子によつて生
じる遅延を制御する比較段を具えたことを特徴と
する。
本発明は、スイツチの接続点はスイツチ内の電
荷キヤリアの蓄積時間が等しくないことに関する
有効な情報を与える測定点として作用しうるとい
う事実を確かめ、かゝる認識を基に成したもので
ある。スイツチはトランジスタを以つて構成しう
るばかりではなく、同じスイツチ・オフ信号の影
響の下で同時にスイツチ・オフすることのできな
い他の可制御スイツチ、例えばゲートターン・オ
フスイツチをも以つて構成しうること勿論であ
る。
荷キヤリアの蓄積時間が等しくないことに関する
有効な情報を与える測定点として作用しうるとい
う事実を確かめ、かゝる認識を基に成したもので
ある。スイツチはトランジスタを以つて構成しう
るばかりではなく、同じスイツチ・オフ信号の影
響の下で同時にスイツチ・オフすることのできな
い他の可制御スイツチ、例えばゲートターン・オ
フスイツチをも以つて構成しうること勿論であ
る。
本発明の回路配置においては、前記の比較段が
差動増幅器を有し、この差動増幅器の第１入力端
子をスイツチ間の接続点に接続し、第２入力端子
を基準電圧の点に接続し、出力端子を前記の遅延
素子に接続し、この遅延素子により生じる遅延を
これら入力端子における電圧間の差の関数として
制御するようにすることができる。
差動増幅器を有し、この差動増幅器の第１入力端
子をスイツチ間の接続点に接続し、第２入力端子
を基準電圧の点に接続し、出力端子を前記の遅延
素子に接続し、この遅延素子により生じる遅延を
これら入力端子における電圧間の差の関数として
制御するようにすることができる。
また、本発明の回路配置においては、前記の差
動増幅器が第２の出力端子を有しており、この第
２の出力端子を第２の遅延素子に接続し、この第
２の遅延素子によつて生じる遅延を差動増幅器の
入力端子における電圧間の差の関数として制御す
るようにするのが好ましい。このようにすること
により、全遅延時間を少なくすることができる。
動増幅器が第２の出力端子を有しており、この第
２の出力端子を第２の遅延素子に接続し、この第
２の遅延素子によつて生じる遅延を差動増幅器の
入力端子における電圧間の差の関数として制御す
るようにするのが好ましい。このようにすること
により、全遅延時間を少なくすることができる。
本発明による回路配置において、高圧電力電子
スイツチ間の接続点を、スイツチの遮断期間中こ
の接続点に存在する電圧を制限するスライサに接
続することにより回路保護を達成しうる。
スイツチ間の接続点を、スイツチの遮断期間中こ
の接続点に存在する電圧を制限するスライサに接
続することにより回路保護を達成しうる。
図面につき本発明を説明する。
第１図において、Ｌは、画像表示管（図示せ
ず）内で生ぜしめられた１つ以上の電子ビームを
水平方向に電磁的に偏向せしめる水平偏向コイル
を示す。このコイルＬには掃引コンデンサＣを直
列に接続する。これにより得られた回路には、
npnスイツチングトランジスタＴ１、ダイオード
Ｄ１および帰線コンデンサＣ１の並列回路と、
npnスイツチングトランジスタＴ２、ダイオード
Ｄ２および帰線コンデンサＣ２の並列回路との直
列回路を並列に接続する。トランジスタＴ１のエ
ミツタはトランジスタＴ２のコレクタに接続し、
ダイオードＤ１の陽極はダイオードＤ２の陰極に
接続する。コンデンサＣ１およびＣ２間の接続点
はトランジスタＴ１およびＴ２間の接続点とダイ
オードＤ１およびＤ２間の接続点とに接続する。
トランジスタＴ１のコレクタと、ダイオードＤ１
の陰極と、コンデンサＣおよびＣ１との相互接続
点にはインダクタＬ１の一端を接続し、トランジ
スタＴ２のエミツタと、ダイオードＤ２の陽極
と、コンデンサＣ２と、コイルＬとの相互接続点
にはインダクタＬ２の一端を接続する。これらイ
ンダクタＬ１およびＬ２の他端は電圧源VBの各
別の端子にそれぞれ接続する。インダクタＬ２に
接続した電圧源VBの負端子は接地することがで
きる。
ず）内で生ぜしめられた１つ以上の電子ビームを
水平方向に電磁的に偏向せしめる水平偏向コイル
を示す。このコイルＬには掃引コンデンサＣを直
列に接続する。これにより得られた回路には、
npnスイツチングトランジスタＴ１、ダイオード
Ｄ１および帰線コンデンサＣ１の並列回路と、
npnスイツチングトランジスタＴ２、ダイオード
Ｄ２および帰線コンデンサＣ２の並列回路との直
列回路を並列に接続する。トランジスタＴ１のエ
ミツタはトランジスタＴ２のコレクタに接続し、
ダイオードＤ１の陽極はダイオードＤ２の陰極に
接続する。コンデンサＣ１およびＣ２間の接続点
はトランジスタＴ１およびＴ２間の接続点とダイ
オードＤ１およびＤ２間の接続点とに接続する。
トランジスタＴ１のコレクタと、ダイオードＤ１
の陰極と、コンデンサＣおよびＣ１との相互接続
点にはインダクタＬ１の一端を接続し、トランジ
スタＴ２のエミツタと、ダイオードＤ２の陽極
と、コンデンサＣ２と、コイルＬとの相互接続点
にはインダクタＬ２の一端を接続する。これらイ
ンダクタＬ１およびＬ２の他端は電圧源VBの各
別の端子にそれぞれ接続する。インダクタＬ２に
接続した電圧源VBの負端子は接地することがで
きる。
ライン期間の一部分（掃引時間）中は、トラン
ジスタＴ１とダイオードＤ１とにより、またトラ
ンジスタＴ２とダイオードＤ２とによりそれぞれ
構成されたスイツチは導通している。コイルＬに
はコンデンサＣの端子間電圧が与えられ、のこぎ
り波水平偏向電流がこれらスイツチを経て、すな
わちまず最初ダイオードを経て、次にトランジス
タを経て流れる。回路の対称性の為に、これらス
イツチ間の接続点Ａにおける電圧は電源電圧の半
分、すなわちVB／２に等しい。コンデンサＣの端子 間の（掃引）電圧の直流成分はVBに等しい。
ジスタＴ１とダイオードＤ１とにより、またトラ
ンジスタＴ２とダイオードＤ２とによりそれぞれ
構成されたスイツチは導通している。コイルＬに
はコンデンサＣの端子間電圧が与えられ、のこぎ
り波水平偏向電流がこれらスイツチを経て、すな
わちまず最初ダイオードを経て、次にトランジス
タを経て流れる。回路の対称性の為に、これらス
イツチ間の接続点Ａにおける電圧は電源電圧の半
分、すなわちVB／２に等しい。コンデンサＣの端子 間の（掃引）電圧の直流成分はVBに等しい。
帰線は、トランジスタＴ１およびＴ２が遮断す
る瞬時に開始する。帰線期間中は、上述した回路
配置のインダクタおよびコンデンサが共振回路網
を構成する。トランジスタＴ１のコレクタＫにお
ける電圧は、掃引期間の終了時における値、すな
わちVB／２よりも上でほぼ余弦関数的に増大する。
る瞬時に開始する。帰線期間中は、上述した回路
配置のインダクタおよびコンデンサが共振回路網
を構成する。トランジスタＴ１のコレクタＫにお
ける電圧は、掃引期間の終了時における値、すな
わちVB／２よりも上でほぼ余弦関数的に増大する。
これに対応して、トランジスタＴ２のエミツタＥ
における電圧は値VB／２よりも低い値でほぼ余弦関 数的に減少する。帰線期間は、上記の双方の電圧
がそれぞれ正の最大値および負の最大値に達した
後で再び値VB／２になり、これによりダイオードＤ １およびＤ２が導通する瞬時に終了する。帰線期
間がライン期間（掃引および帰線期間）中で短か
くなると、双方の帰線パルスは電圧VBの多数倍
の高い振幅を有する。これら双方の振幅は、掃引
電圧がVBであり１個のみのスイツチが設けられ
ている水平偏向回路において生ぜしめられる帰線
パルスの半分に等しい。
における電圧は値VB／２よりも低い値でほぼ余弦関 数的に減少する。帰線期間は、上記の双方の電圧
がそれぞれ正の最大値および負の最大値に達した
後で再び値VB／２になり、これによりダイオードＤ １およびＤ２が導通する瞬時に終了する。帰線期
間がライン期間（掃引および帰線期間）中で短か
くなると、双方の帰線パルスは電圧VBの多数倍
の高い振幅を有する。これら双方の振幅は、掃引
電圧がVBであり１個のみのスイツチが設けられ
ている水平偏向回路において生ぜしめられる帰線
パルスの半分に等しい。
２つのスイツチに亘る前述した均一電圧分布
は、Ｃ１およびＣ２が互いに等しい容量を有し、
スイツチＴ１，Ｄ１およびＴ２，Ｄ２が互いに同
時に導通し、同時に遮断する場合に当てはまる。
しかし一般に、トランジスタにおける電荷キヤリ
アの蓄積時間は等しくない為、同じ制御信号を用
いてもトランジスタのスイツチ・オフ瞬時は一致
しない。第１図においてトランジスタＴ１がトラ
ンジスタＴ２よりも長い時間導通している場合に
は、帰線パルスはトランジスタＴ２の両端間より
も遅い瞬時にトランジスタＴ１の両端間に生じ
る。従つて、第１パルスの振幅は第２パルスの振
幅よりも小さく、第１パルスは第２パルスよりも
早く終了する。
は、Ｃ１およびＣ２が互いに等しい容量を有し、
スイツチＴ１，Ｄ１およびＴ２，Ｄ２が互いに同
時に導通し、同時に遮断する場合に当てはまる。
しかし一般に、トランジスタにおける電荷キヤリ
アの蓄積時間は等しくない為、同じ制御信号を用
いてもトランジスタのスイツチ・オフ瞬時は一致
しない。第１図においてトランジスタＴ１がトラ
ンジスタＴ２よりも長い時間導通している場合に
は、帰線パルスはトランジスタＴ２の両端間より
も遅い瞬時にトランジスタＴ１の両端間に生じ
る。従つて、第１パルスの振幅は第２パルスの振
幅よりも小さく、第１パルスは第２パルスよりも
早く終了する。
上述した回路配置は、極性を表わすドツトによ
り第１図に示すようにインダクタＬ１およびＬ２
を互いに磁気的に結合することにより改善するこ
とができる。第２図は、トランジスタＴ２が遮断
する瞬時t1よりも遅い瞬時t2でトランジスタＴ１
が遮断する場合に点Ｋに生じるパルスを示す。瞬
時t1の前には、偏向電流は素子Ｌ，Ｃ，Ｔ１およ
びＴ２を流れる。瞬時t1およびt2間では、この電
流は同じ方向で素子Ｌ，Ｃ，Ｔ１およびＣ２を流
れ、点Ｋにおける電圧は、特にコンデンサＣ２に
よつて決まる周波数で余弦関数に応じて値VB／２よ りも高くで増大する。トランジスタＴ１は導通し
ている為、点ＡおよびＫにおける電圧はほぼ等し
い。瞬時t2後は、コイルＬを流れる電流はこの瞬
時よりも前の共振周波数よりも高い共振周波数で
コンデンサＣ，Ｃ１およびＣ２を流れる。従つ
て、点Ｋにおけるパルスは瞬時t2後にそれ以前よ
りも急峻な傾斜を有し、点ＡはVB／２よりも高く瞬 時t2の直前と同じ値を維持する。点Ｋにおける電
圧がこの値に再び達する瞬時t3には、ダイオード
Ｄ１が導通し、ダイオードＤ２は、点Ｅにおける
パルス（このパルスの、値VB／２に対する変化
はインダクタＬ１およびＬ２間の給合の為に点Ｋ
におけるパルスの変化と対称的となる）が値
VB／２に達する瞬時t4に導通する。瞬時t3および
t4間では、瞬時t1およびt2間と同じ同調が行なわ
れる。上述したところから明らかなように、帰線
期間中トランジスタＴ１の両端間に存在する電圧
の最大値、すなわち点ＫおよびＡにおける電圧間
の差の最大値は同じ期間中にトランジスタＴ２の
両端間に存在する電圧の最大値よりも低い。トラ
ンジスタＴ２がトランジスタＴ１よりも長い期間
導通している場合には、上述したことと逆のこと
が生じること勿論であり、点Ａにおける電圧は値
VB／２よりも低くなる。この影響は無視することが できない。その理由は、電圧VBを150Vとし、瞬
時t1およびt2間を100ナノ秒とし、平衡状態の帰
線パルスを600Vとした場合、瞬時t2およびt3間で
点Ａに100Vの電圧が測定されると、このことは、
トランジスタＴ１の両端間の帰線パルスが500V
の振幅を有し、トランジスタＴ２の両端間の帰線
パルスが700Vの振幅を有するということを意味
する為である。
り第１図に示すようにインダクタＬ１およびＬ２
を互いに磁気的に結合することにより改善するこ
とができる。第２図は、トランジスタＴ２が遮断
する瞬時t1よりも遅い瞬時t2でトランジスタＴ１
が遮断する場合に点Ｋに生じるパルスを示す。瞬
時t1の前には、偏向電流は素子Ｌ，Ｃ，Ｔ１およ
びＴ２を流れる。瞬時t1およびt2間では、この電
流は同じ方向で素子Ｌ，Ｃ，Ｔ１およびＣ２を流
れ、点Ｋにおける電圧は、特にコンデンサＣ２に
よつて決まる周波数で余弦関数に応じて値VB／２よ りも高くで増大する。トランジスタＴ１は導通し
ている為、点ＡおよびＫにおける電圧はほぼ等し
い。瞬時t2後は、コイルＬを流れる電流はこの瞬
時よりも前の共振周波数よりも高い共振周波数で
コンデンサＣ，Ｃ１およびＣ２を流れる。従つ
て、点Ｋにおけるパルスは瞬時t2後にそれ以前よ
りも急峻な傾斜を有し、点ＡはVB／２よりも高く瞬 時t2の直前と同じ値を維持する。点Ｋにおける電
圧がこの値に再び達する瞬時t3には、ダイオード
Ｄ１が導通し、ダイオードＤ２は、点Ｅにおける
パルス（このパルスの、値VB／２に対する変化
はインダクタＬ１およびＬ２間の給合の為に点Ｋ
におけるパルスの変化と対称的となる）が値
VB／２に達する瞬時t4に導通する。瞬時t3および
t4間では、瞬時t1およびt2間と同じ同調が行なわ
れる。上述したところから明らかなように、帰線
期間中トランジスタＴ１の両端間に存在する電圧
の最大値、すなわち点ＫおよびＡにおける電圧間
の差の最大値は同じ期間中にトランジスタＴ２の
両端間に存在する電圧の最大値よりも低い。トラ
ンジスタＴ２がトランジスタＴ１よりも長い期間
導通している場合には、上述したことと逆のこと
が生じること勿論であり、点Ａにおける電圧は値
VB／２よりも低くなる。この影響は無視することが できない。その理由は、電圧VBを150Vとし、瞬
時t1およびt2間を100ナノ秒とし、平衡状態の帰
線パルスを600Vとした場合、瞬時t2およびt3間で
点Ａに100Vの電圧が測定されると、このことは、
トランジスタＴ１の両端間の帰線パルスが500V
の振幅を有し、トランジスタＴ２の両端間の帰線
パルスが700Vの振幅を有するということを意味
する為である。
点Ａを、著しく大きな容量を有するコンデンサ
により大地に対して減結合し、インダクタＬ１お
よびＬ２を互いに結合したままに維持すれば、こ
れらの帰線パルスは互いに等しい振幅を有し、点
Ａにおける電圧がほぼ一定な値VB／２を有するよう になる。瞬時t1およびt2間では、コイルＬおよび
コンデンサＣを流れる電流がトランジスタＴ１お
よび減結合コンデンサをも流れる。この電流はイ
ンダクタＬ２から生じる。インダクタＬ１および
Ｌ２間の結合係数を１に等しくすると、インダク
タＬ２を流れる電流と同じ強度を有する電流が電
源VBからインダクタＬ１を流れる。インダクタ
Ｌ１を流れる電流はトランジスタＴ１をも流れ
る。従つて、瞬時t1の直後は、瞬時t1の直前にト
ランジスタＴ１およびＴ２を流れていた電流の２
倍の電流がトランジスタＴ１を流れ、瞬時t1およ
びt2間でトランジスタＴ１を流れる電流が増大し
続ける。この電流のピークが極めて有害となるお
それがある。
により大地に対して減結合し、インダクタＬ１お
よびＬ２を互いに結合したままに維持すれば、こ
れらの帰線パルスは互いに等しい振幅を有し、点
Ａにおける電圧がほぼ一定な値VB／２を有するよう になる。瞬時t1およびt2間では、コイルＬおよび
コンデンサＣを流れる電流がトランジスタＴ１お
よび減結合コンデンサをも流れる。この電流はイ
ンダクタＬ２から生じる。インダクタＬ１および
Ｌ２間の結合係数を１に等しくすると、インダク
タＬ２を流れる電流と同じ強度を有する電流が電
源VBからインダクタＬ１を流れる。インダクタ
Ｌ１を流れる電流はトランジスタＴ１をも流れ
る。従つて、瞬時t1の直後は、瞬時t1の直前にト
ランジスタＴ１およびＴ２を流れていた電流の２
倍の電流がトランジスタＴ１を流れ、瞬時t1およ
びt2間でトランジスタＴ１を流れる電流が増大し
続ける。この電流のピークが極めて有害となるお
それがある。
上述したところから明らかなように、スイツチ
は双方共同時にスイツチ・オフさせる必要があ
る。この目的の為に、ライン発振器OSCにより
生ぜしめられる信号を第１図に示すように遅延素
子Dy１および遅延素子Dy２にそれぞれ供給する。
上記の信号はこれら遅延素子Dy１およびDy２で
遅延された後駆動段Dr１およびDr２にそれぞれ
供給される。駆動段Dr１の出力信号はトランジ
スタＴ１のベースに対する制御信号であり、駆動
段Dr２の出力信号はトランジスタＴ２のベース
に対する制御信号である。比較段CPには点Ａか
ら生じる情報信号と基準電圧Vrとが供給され、
遅延素子Dy１およびDy２により与えられる遅延
の一方をこの比較段CPにより制御する。比較段
CPは、帰線期間中点Ａに存在する電圧と電圧Vr
との間の差電圧を増幅する差動増幅器として作用
する。電圧Vrは、掃引期間中点Ａに存在する電
圧の値VB／２を有する。これにより得られる制御ル ープの作用の為に、トランジスタＴ１およびＴ２
の制御信号は、第２図において瞬時t1およびt4間
に示すパルスの振幅が点Ａでほぼ零となるように
遅延素子Dy１およびDy２によつて遅延される。
このことは、一般に発振器信号のパルスの負に向
かう縁部が等しくない遅延を受け、これによりト
ランジスタＴ１およびＴ２がほぼ同時に非導通と
なり、従つて、ダイオードＤ１およびＤ２も同時
に導通するということを意味する。一方のトラン
ジスタに対する遅延および蓄積時間の合計時間は
他方のトランジスタに対する同様な合計時間と等
しくなる。
は双方共同時にスイツチ・オフさせる必要があ
る。この目的の為に、ライン発振器OSCにより
生ぜしめられる信号を第１図に示すように遅延素
子Dy１および遅延素子Dy２にそれぞれ供給する。
上記の信号はこれら遅延素子Dy１およびDy２で
遅延された後駆動段Dr１およびDr２にそれぞれ
供給される。駆動段Dr１の出力信号はトランジ
スタＴ１のベースに対する制御信号であり、駆動
段Dr２の出力信号はトランジスタＴ２のベース
に対する制御信号である。比較段CPには点Ａか
ら生じる情報信号と基準電圧Vrとが供給され、
遅延素子Dy１およびDy２により与えられる遅延
の一方をこの比較段CPにより制御する。比較段
CPは、帰線期間中点Ａに存在する電圧と電圧Vr
との間の差電圧を増幅する差動増幅器として作用
する。電圧Vrは、掃引期間中点Ａに存在する電
圧の値VB／２を有する。これにより得られる制御ル ープの作用の為に、トランジスタＴ１およびＴ２
の制御信号は、第２図において瞬時t1およびt4間
に示すパルスの振幅が点Ａでほぼ零となるように
遅延素子Dy１およびDy２によつて遅延される。
このことは、一般に発振器信号のパルスの負に向
かう縁部が等しくない遅延を受け、これによりト
ランジスタＴ１およびＴ２がほぼ同時に非導通と
なり、従つて、ダイオードＤ１およびＤ２も同時
に導通するということを意味する。一方のトラン
ジスタに対する遅延および蓄積時間の合計時間は
他方のトランジスタに対する同様な合計時間と等
しくなる。
第１図に示す回路配置においては、インダクタ
Ｌ１およびＬ２が互いに結合されている。上述し
た制御の為に、スイツチＴ１，Ｄ１およびＴ２，
Ｄ２は同時にスイツチ・オンおよびスイツチ・オ
フする為、この結合は必ずしも必要なことではな
い。しかし、非対称に関する測定点として作用す
る点Ａは減結合させないことが必要である。ま
た、一方の遅延のみではなく双方の遅延を制御す
るようにするのがより実際的である。このように
した場合を第１図に示す。このようにすることに
より全遅延量を少なくすることができる。更に、
トランジスタＴ１およびＴ２の制御リード線中の
遅延素子の位置は実際的なものであるにすぎず、
遅延素子Dy１と駆動段Dr１とを、また遅延素子
Dy２と駆動段Dr２とを交換することができる。
このようにする場合は、遅延素子Dy１およびDy
２をトランスダクタの形態とし、これらの自己イ
ンダクタンスを比較段CPにより調整する場合で
ある。前述したように、比較段CPは帰線期間中
のみ作動するキード（Keyed）増幅器とし、この
期間中に点Ａに存在する電圧とその目標値との間
の差電圧を測定するようにするも、点Ａにおける
電圧の全期間に亘る平均値も有効な情報である
為、比較段CPを連続的に作動せしめることがで
きる。この場合、比較段CPの増幅率を他の場合
よりも大きくする必要がある。同じ絶対値を有す
る２つの電源電圧（正電圧および負電圧）が得ら
れる場合、点Ｅに接続されていない側のインダク
タＬ２の端部を負の電源電圧の点に接続するのが
有利である。この場合点Ａにおける電圧の目標値
は電圧Vrのように零である。
Ｌ１およびＬ２が互いに結合されている。上述し
た制御の為に、スイツチＴ１，Ｄ１およびＴ２，
Ｄ２は同時にスイツチ・オンおよびスイツチ・オ
フする為、この結合は必ずしも必要なことではな
い。しかし、非対称に関する測定点として作用す
る点Ａは減結合させないことが必要である。ま
た、一方の遅延のみではなく双方の遅延を制御す
るようにするのがより実際的である。このように
した場合を第１図に示す。このようにすることに
より全遅延量を少なくすることができる。更に、
トランジスタＴ１およびＴ２の制御リード線中の
遅延素子の位置は実際的なものであるにすぎず、
遅延素子Dy１と駆動段Dr１とを、また遅延素子
Dy２と駆動段Dr２とを交換することができる。
このようにする場合は、遅延素子Dy１およびDy
２をトランスダクタの形態とし、これらの自己イ
ンダクタンスを比較段CPにより調整する場合で
ある。前述したように、比較段CPは帰線期間中
のみ作動するキード（Keyed）増幅器とし、この
期間中に点Ａに存在する電圧とその目標値との間
の差電圧を測定するようにするも、点Ａにおける
電圧の全期間に亘る平均値も有効な情報である
為、比較段CPを連続的に作動せしめることがで
きる。この場合、比較段CPの増幅率を他の場合
よりも大きくする必要がある。同じ絶対値を有す
る２つの電源電圧（正電圧および負電圧）が得ら
れる場合、点Ｅに接続されていない側のインダク
タＬ２の端部を負の電源電圧の点に接続するのが
有利である。この場合点Ａにおける電圧の目標値
は電圧Vrのように零である。
第３図の回路は、デジタル的に生じる文字や画
像を表示する画像表示装置に用いる水平偏向回路
であり、ライン周波数（水平走査周波数）は約
64KHzである。第３図において、第１図の素子に
対応する素子に第１図と同じ符号を付した。点Ｅ
とは反対側のインダクタＬ２の端部は接地せずに
トランジスタＴ３のコレクタに接続し、このトラ
ンジスタのエミツタを接地し、このトランジスタ
のベースにフイールド周波数の信号を供給する。
コレクタがライン周波数に対してコンデンサＣ３
により減結合されたトランジスタＴ３により、フ
イールド周波数で変化する電圧源が電圧源VBと
直列に接続され、フイールドひずみが補正され
る。偏向回路には他の既知の素子が設けられてい
るも、これらの素子は図面を簡単にする為に図示
しない。このような素子としてはセンタリング装
置がある。
像を表示する画像表示装置に用いる水平偏向回路
であり、ライン周波数（水平走査周波数）は約
64KHzである。第３図において、第１図の素子に
対応する素子に第１図と同じ符号を付した。点Ｅ
とは反対側のインダクタＬ２の端部は接地せずに
トランジスタＴ３のコレクタに接続し、このトラ
ンジスタのエミツタを接地し、このトランジスタ
のベースにフイールド周波数の信号を供給する。
コレクタがライン周波数に対してコンデンサＣ３
により減結合されたトランジスタＴ３により、フ
イールド周波数で変化する電圧源が電圧源VBと
直列に接続され、フイールドひずみが補正され
る。偏向回路には他の既知の素子が設けられてい
るも、これらの素子は図面を簡単にする為に図示
しない。このような素子としてはセンタリング装
置がある。
ライン発振器OSCとしては、到来するライン
同期信号および点Ｋから生じる水平帰線パルスと
の間で同期がとられるフイリツプス社の
TDA2593型の集積回路を用いる。発振器OSCの
出力信号は、直列抵抗Ｒ１と、これに並列に接続
されたダイオードＤ３と、この並列回路に一端が
接続され他端が接地されたコンデンサＣ４とを有
する回路網によりひずまされる。この回路網は、
急激に立上るパルス縁部を丸めるも、これに続く
立下り縁部はひずまされないように維持する為の
ものである。これにより得られたパルスは増幅器
AMP１の非反転入力端子と増幅器AMP２の非反
転入力端子とに供給される。これら双方の増幅器
はシグネテイツクス社のLM393型の集積回路の
一部を構成する。増幅器AMP１の反転入力端子
はpnpトランジスタＴ４のコレクタおよびコンデ
ンサＣ５に接続されており、増幅器AMP２の反
転入力端子はpnpトランジスタＴ５のコレクタお
よびコンデンサＣ６に接続されている。これら２
つの反転入力端子は更に高抵抗値の抵抗を経て接
地され且つ正電圧点に接続されている為、制御範
囲を制限する為の予備調整を行なうことができ
る。増幅器AMP１の出力信号はpnp駆動トラン
ジスタＴ６のベースを制御し、このトランジスタ
が駆動変成器を経てトランジスタＴ１に制御信号
を供給する。同様に増幅器AMP２の出力信号は
pnp駆動トランジスタＴ７のベースを制御し、こ
のトランジスタが駆動変成器を経てトランジスタ
Ｔ２に制御信号を供給する。トランジスタＴ６お
よびＴ７に対する給電は電流源として作用する
pnpトランジスタＴ８およびＴ９によりそれぞれ
達成される為、画像表示装置がスイツチ・オンさ
れた後電圧VBが徐々に増大すると、制御作動が
満足に達成される。
同期信号および点Ｋから生じる水平帰線パルスと
の間で同期がとられるフイリツプス社の
TDA2593型の集積回路を用いる。発振器OSCの
出力信号は、直列抵抗Ｒ１と、これに並列に接続
されたダイオードＤ３と、この並列回路に一端が
接続され他端が接地されたコンデンサＣ４とを有
する回路網によりひずまされる。この回路網は、
急激に立上るパルス縁部を丸めるも、これに続く
立下り縁部はひずまされないように維持する為の
ものである。これにより得られたパルスは増幅器
AMP１の非反転入力端子と増幅器AMP２の非反
転入力端子とに供給される。これら双方の増幅器
はシグネテイツクス社のLM393型の集積回路の
一部を構成する。増幅器AMP１の反転入力端子
はpnpトランジスタＴ４のコレクタおよびコンデ
ンサＣ５に接続されており、増幅器AMP２の反
転入力端子はpnpトランジスタＴ５のコレクタお
よびコンデンサＣ６に接続されている。これら２
つの反転入力端子は更に高抵抗値の抵抗を経て接
地され且つ正電圧点に接続されている為、制御範
囲を制限する為の予備調整を行なうことができ
る。増幅器AMP１の出力信号はpnp駆動トラン
ジスタＴ６のベースを制御し、このトランジスタ
が駆動変成器を経てトランジスタＴ１に制御信号
を供給する。同様に増幅器AMP２の出力信号は
pnp駆動トランジスタＴ７のベースを制御し、こ
のトランジスタが駆動変成器を経てトランジスタ
Ｔ２に制御信号を供給する。トランジスタＴ６お
よびＴ７に対する給電は電流源として作用する
pnpトランジスタＴ８およびＴ９によりそれぞれ
達成される為、画像表示装置がスイツチ・オンさ
れた後電圧VBが徐々に増大すると、制御作動が
満足に達成される。
トランジスタＴ４およびＴ５は差動増幅器を構
成する。トランジスタＴ４のベースは、ほぼ等し
い値の２つの抵抗Ｒ２およびＲ３により得られる
基準電圧の点（これら抵抗の相互接続点）に接続
されており、抵抗Ｒ２の他端は電圧VBの点に、
抵抗Ｒ３の他端は素子Ｌ２，Ｔ３およびＣ３の相
互接続点に接続されている。トランジスタＴ５の
ベースは、抵抗Ｒ４を経て点Ａに接続されてい
る。抵抗Ｒ４の値は抵抗Ｒ２またはＲ３の値のほ
ぼ半分である。トランジスタＴ４およびＴ５のエ
ミツタは抵抗Ｒ５およびＲ６を経て互いに接続さ
れている。作動中、これらのトランジスタＴ４お
よびＴ５は点Ｋに生じる帰線パルスにより抵抗Ｒ
７を介して導通させられる。点Ａにおける電圧が
基準電圧に等しいと、トランジスタＴ４およびＴ
５のコレクタにおける電圧は双方共例えば4Vに
等しい。増幅器AMP１およびAMP２はこれらに
供給される4Vよりも高いパルスの部分を増幅す
る。従つて、トランジスタＴ６およびＴ７に供給
されるパルス、従つてトランジスタＴ１およびＴ
２の制御パルスの前縁は同時に生じる。トランジ
スタＴ１およびＴ２が互いに等しくない蓄積時間
を有する場合には、これらのトランジスタは同時
にスイツチ・オフされず、従つて帰線期間中点Ａ
にパルスが得られる。
成する。トランジスタＴ４のベースは、ほぼ等し
い値の２つの抵抗Ｒ２およびＲ３により得られる
基準電圧の点（これら抵抗の相互接続点）に接続
されており、抵抗Ｒ２の他端は電圧VBの点に、
抵抗Ｒ３の他端は素子Ｌ２，Ｔ３およびＣ３の相
互接続点に接続されている。トランジスタＴ５の
ベースは、抵抗Ｒ４を経て点Ａに接続されてい
る。抵抗Ｒ４の値は抵抗Ｒ２またはＲ３の値のほ
ぼ半分である。トランジスタＴ４およびＴ５のエ
ミツタは抵抗Ｒ５およびＲ６を経て互いに接続さ
れている。作動中、これらのトランジスタＴ４お
よびＴ５は点Ｋに生じる帰線パルスにより抵抗Ｒ
７を介して導通させられる。点Ａにおける電圧が
基準電圧に等しいと、トランジスタＴ４およびＴ
５のコレクタにおける電圧は双方共例えば4Vに
等しい。増幅器AMP１およびAMP２はこれらに
供給される4Vよりも高いパルスの部分を増幅す
る。従つて、トランジスタＴ６およびＴ７に供給
されるパルス、従つてトランジスタＴ１およびＴ
２の制御パルスの前縁は同時に生じる。トランジ
スタＴ１およびＴ２が互いに等しくない蓄積時間
を有する場合には、これらのトランジスタは同時
にスイツチ・オフされず、従つて帰線期間中点Ａ
にパルスが得られる。
従つて、トランジスタＴ４およびＴ５の一方の
導通期間が他方の導通期間より長くなり、コンデ
ンサＣ５およびＣ６の一方が多量の電荷を受け
る。これにより、一方の増幅器の反転入力端子に
おける電圧が4Vを越え、他方の増幅器の反転入
力端子における電圧が4Vよりも低くなる。従つ
て、トランジスタＴ１およびＴ２の制御パルスの
遮断縁部が平衡状態の場合に比べて偏移する。す
なわち一方の遮断縁部が早期に生じ、他方の遮断
縁部が遅れて生じる。この状態は数ライン期間後
には既に生じる。最終状態では、点Ａにおける電
圧は値VB／２からほんの僅かずれているだけであ り、一方コンデンサＣ５およびＣ６の端子間電圧
は制御ループの増幅率が高い為に4Vから可成り
ずれる。例えば、一方のコンデンサの端子間電圧
は3Vとなり、他方のコンデンサの端子間電圧は
5Vとなる。
導通期間が他方の導通期間より長くなり、コンデ
ンサＣ５およびＣ６の一方が多量の電荷を受け
る。これにより、一方の増幅器の反転入力端子に
おける電圧が4Vを越え、他方の増幅器の反転入
力端子における電圧が4Vよりも低くなる。従つ
て、トランジスタＴ１およびＴ２の制御パルスの
遮断縁部が平衡状態の場合に比べて偏移する。す
なわち一方の遮断縁部が早期に生じ、他方の遮断
縁部が遅れて生じる。この状態は数ライン期間後
には既に生じる。最終状態では、点Ａにおける電
圧は値VB／２からほんの僅かずれているだけであ り、一方コンデンサＣ５およびＣ６の端子間電圧
は制御ループの増幅率が高い為に4Vから可成り
ずれる。例えば、一方のコンデンサの端子間電圧
は3Vとなり、他方のコンデンサの端子間電圧は
5Vとなる。
前述したところから明らかなように、トランジ
スタＴ４およびＴ５と、これらに関連する素子と
を以つて比較段を構成し、回路網Ｒ１，Ｄ３，Ｃ
４と、増幅器AMP１およびAMP２とを以つて遅
延素子を構成する。抵抗Ｒ７が点Ｋに接続され
ず、電圧源VBに接続されると、比較段は常時作
動し、従つて点Ａで測定される電圧は帰線期間中
に存在する電圧ではなく、全ライン期間に亘る電
圧の平均値であり、この値は帰線期間中の電圧に
比例する。この場合、この平均値を基準電圧とし
て作用せしめることができる。この目的の為に
は、抵抗Ｒ２およびＲ３を設けずに、点Ａとトラ
ンジスタＴ４のベースとの間に抵抗を設け、この
ベースと大地との間にコンデンサを設ける。イン
ダクタＬ２を省略し、従つて点Ｅをトランジスタ
Ｔ３とコンデンサＣ３との相互接続点に直接接続
する場合には、正に向う帰線パルスが点Ａに存在
し、このパルスの振幅は目標値で、点Ｋに存在す
るパルスの振幅の半分となる。この場合、比較段
に対する基準電圧は半分の振幅を有する上述した
パルスとする必要がある。この場合、点Ａと比較
段との間にピーク整流器を接続し、基準電圧を、
上述した半分の振幅を有するパルスのピーク値に
等しくするのがより実際的である。これらのおよ
び同様なあらゆる場合に、基準電圧の選択は、選
択する回路配置によつて決定される。
スタＴ４およびＴ５と、これらに関連する素子と
を以つて比較段を構成し、回路網Ｒ１，Ｄ３，Ｃ
４と、増幅器AMP１およびAMP２とを以つて遅
延素子を構成する。抵抗Ｒ７が点Ｋに接続され
ず、電圧源VBに接続されると、比較段は常時作
動し、従つて点Ａで測定される電圧は帰線期間中
に存在する電圧ではなく、全ライン期間に亘る電
圧の平均値であり、この値は帰線期間中の電圧に
比例する。この場合、この平均値を基準電圧とし
て作用せしめることができる。この目的の為に
は、抵抗Ｒ２およびＲ３を設けずに、点Ａとトラ
ンジスタＴ４のベースとの間に抵抗を設け、この
ベースと大地との間にコンデンサを設ける。イン
ダクタＬ２を省略し、従つて点Ｅをトランジスタ
Ｔ３とコンデンサＣ３との相互接続点に直接接続
する場合には、正に向う帰線パルスが点Ａに存在
し、このパルスの振幅は目標値で、点Ｋに存在す
るパルスの振幅の半分となる。この場合、比較段
に対する基準電圧は半分の振幅を有する上述した
パルスとする必要がある。この場合、点Ａと比較
段との間にピーク整流器を接続し、基準電圧を、
上述した半分の振幅を有するパルスのピーク値に
等しくするのがより実際的である。これらのおよ
び同様なあらゆる場合に、基準電圧の選択は、選
択する回路配置によつて決定される。
第３図に示す回路配置は更に、２つのダイオー
ドＤ４およびＤ５を有するスライサの形態の保護
装置を具えており、ダイオードＤ４の陽極とダイ
オードＤ５の陰極とが点Ａに接続され、ダイオー
ドＤ４の陰極が電圧源VBの正端子に接続され、
ダイオードＤ５の陽極が素子Ｌ２，Ｔ３およびＣ
３の相互接続点に接続されている。トランジスタ
Ｔ１およびＴ２の蓄積時間が著しく異なる場合に
は、点Ａにおける電圧は、画像表示装置をスイツ
チ・オンした際に、すなわち制御ループがまだ作
動していない際に危険な程高く或いは低くなるお
それがある。ダイオードＤ４は、点Ａにおけるこ
の電圧がVBよりも高くならないようにし、これ
によりトランジスタＴ２を保護するものであり、
ダイオードＤ５は、点Ａにおける電圧がトランジ
スタＴ３のコレクタに存在する電圧よりも低くな
らないようにし、これによりトランジスタＴ１を
保護するものである。掃引時間中はこれらダイオ
ードＤ４およびＤ５は遮断する。
ドＤ４およびＤ５を有するスライサの形態の保護
装置を具えており、ダイオードＤ４の陽極とダイ
オードＤ５の陰極とが点Ａに接続され、ダイオー
ドＤ４の陰極が電圧源VBの正端子に接続され、
ダイオードＤ５の陽極が素子Ｌ２，Ｔ３およびＣ
３の相互接続点に接続されている。トランジスタ
Ｔ１およびＴ２の蓄積時間が著しく異なる場合に
は、点Ａにおける電圧は、画像表示装置をスイツ
チ・オンした際に、すなわち制御ループがまだ作
動していない際に危険な程高く或いは低くなるお
それがある。ダイオードＤ４は、点Ａにおけるこ
の電圧がVBよりも高くならないようにし、これ
によりトランジスタＴ２を保護するものであり、
ダイオードＤ５は、点Ａにおける電圧がトランジ
スタＴ３のコレクタに存在する電圧よりも低くな
らないようにし、これによりトランジスタＴ１を
保護するものである。掃引時間中はこれらダイオ
ードＤ４およびＤ５は遮断する。
上述した回路配置では２つのスイツチを高電圧
点に接続したが、同様な回路配置に３つ以上のス
イツチを設けることができること明らかである。
この場合、これらスイツチのうちの１つのスイツ
チの制御リード線に固定遅延の遅延素子を設け、
残りのスイツチの制御リード線に可変遅延の遅延
素子を設けることができる。これらの遅延は、２
つのスイツチの接続点における電圧をその目標値
と比較するように制御される。
点に接続したが、同様な回路配置に３つ以上のス
イツチを設けることができること明らかである。
この場合、これらスイツチのうちの１つのスイツ
チの制御リード線に固定遅延の遅延素子を設け、
残りのスイツチの制御リード線に可変遅延の遅延
素子を設けることができる。これらの遅延は、２
つのスイツチの接続点における電圧をその目標値
と比較するように制御される。
本発明による回路配置は、水平偏向回路配置以
外の回路配置に、すなわち可制御スイツチが過度
に高い電圧の点に接続される場合にも用いること
ができる。
外の回路配置に、すなわち可制御スイツチが過度
に高い電圧の点に接続される場合にも用いること
ができる。
第１図は、画像表示装置の水平偏向回路の一部
を構成する本発明回路配置を示す原理的回路図、
第２図は、本発明回路配置で生じる波形を示す線
図、第３図は、第１図の水平偏向回路の詳細回路
図である。 Ｌ……水平偏向コイル、Ｃ……掃引コンデン
サ、Ｔ１，Ｔ２……スイツチングトランジスタ、
Ｄ１，Ｄ２……ダイオード、Ｃ１，Ｃ２……帰線
コンデンサ、Ｌ１，Ｌ２……インダクタ、OSC
……発振器、Dy１，Dy２……遅延素子、Dr１，
Dr２……駆動段、CP……比較段。
を構成する本発明回路配置を示す原理的回路図、
第２図は、本発明回路配置で生じる波形を示す線
図、第３図は、第１図の水平偏向回路の詳細回路
図である。 Ｌ……水平偏向コイル、Ｃ……掃引コンデン
サ、Ｔ１，Ｔ２……スイツチングトランジスタ、
Ｄ１，Ｄ２……ダイオード、Ｃ１，Ｃ２……帰線
コンデンサ、Ｌ１，Ｌ２……インダクタ、OSC
……発振器、Dy１，Dy２……遅延素子、Dr１，
Dr２……駆動段、CP……比較段。
Claims (1)
- 【特許請求の範囲】 １ 直列に接続された少なくとも２つの高圧電力
電子スイツチと、信号源に接続され、前記のスイ
ツチに対する制御信号を生ぜしめ、これらスイツ
チを遮断せしめる制御装置とを具える回路配置に
おいて、高圧電力電子スイツチを同時に自動的に
遮断せしめる為に、各スイツチに対する制御装置
がこのスイツチの遮断信号を遅延させる遅延素子
を有しており、前記の回路配置が更に、スイツチ
間の接続点に作動中存在する電圧と基準電圧とを
比較し少なくとも１つの遅延素子によつて生じる
遅延を制御する比較段を具えたことを特徴とする
直列接続の少なくとも２つの高圧電力電子スイツ
チを具える回路配置。 ２ 特許請求の範囲第１項に記載の回路配置にお
いて、前記の比較段が差動増幅器を有し、この差
動増幅器の第１入力端子をスイツチ間の接続点に
接続し、第２入力端子を基準電圧の点に接続し、
出力端子を前記の遅延素子に接続し、この遅延素
子により生じる遅延をこれら入力端子における電
圧間の差の関数として制御するようにしたことを
特徴とする直列接続の少なくとも２つの高圧電力
電子スイツチを具える回路配置。 ３ 特許請求の範囲第２項に記載の回路配置にお
いて、前記の差動増幅器が第２の出力端子を有し
ており、この第２の出力端子を第２の遅延素子に
接続し、この第２の遅延素子によつて生じる遅延
を差動増幅器の入力端子における電圧間の差の関
数として制御するようにしたことを特徴とする直
列接続の少なくとも２つの高圧電力電子スイツチ
を具える回路配置。 ４ 特許請求の範囲第２項または第３項に記載の
回路配置において、前記の差動増幅器が高圧電力
スイツチの遮断時間中作動し、高圧電力電子スイ
ツチの導通時間中不作動となるようにしたことを
特徴とする直列接続の少なくとも２つの高圧電力
電子スイツチを具える回路配置。 ５ 特許請求の範囲第１項に記載の回路配置にお
いて、遅延素子が、前記のスイツチの制御信号の
遮断縁部を比較段の出力信号の関数として偏移さ
せるパルス縁部偏移回路を有していることを特徴
とする直列接続の少なくとも２つの高圧電力電子
スイツチを具える回路配置。 ６ 特許請求の範囲第１項に記載の回路配置にお
いて、高圧電力電子スイツチ間の接続点を、スイ
ツチの遮断時間中この接続点に存在する電圧を制
限するスライサに接続したことを特徴とする直列
接続の少なくとも２つの高圧電力電子スイツチを
具える回路配置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8204347 | 1982-11-10 | ||
| NL8204347 | 1982-11-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59100619A JPS59100619A (ja) | 1984-06-09 |
| JPH0380371B2 true JPH0380371B2 (ja) | 1991-12-24 |
Family
ID=19840558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58209278A Granted JPS59100619A (ja) | 1982-11-10 | 1983-11-09 | 直列接続の少くとも２つの高圧電力電子スイッチを具える回路配置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4540933A (ja) |
| EP (1) | EP0110461B1 (ja) |
| JP (1) | JPS59100619A (ja) |
| DE (1) | DE3370109D1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2580878B1 (fr) * | 1985-04-17 | 1987-11-27 | Jeumont Schneider | Procede de commande de l'instant d'ouverture d'un interrupteur, et circuit logique correspondant |
| EP0271959A3 (en) * | 1986-12-19 | 1989-10-18 | Philips Electronics Uk Limited | High voltage power transistor circuits |
| DE3714173A1 (de) * | 1987-04-24 | 1988-11-10 | Licentia Gmbh | Vergleichmaessigung der spannungsaufteilung beim abschalten einer reihenschaltung gategesteuerter halbleiter |
| US4864197A (en) * | 1987-05-14 | 1989-09-05 | Digital Equipment Corp. | Horizontal deflection circuit for video display monitor |
| JP3068710B2 (ja) * | 1992-05-08 | 2000-07-24 | 株式会社日立製作所 | 水平偏向回路 |
| JP3330168B2 (ja) * | 1993-01-06 | 2002-09-30 | 株式会社日立製作所 | 水平偏向回路及びそれを用いた陰極線管ディスプレイ |
| DE4403941C2 (de) * | 1994-02-08 | 2000-05-18 | Abb Schweiz Ag | Verfahren und Schaltungsanordnung zur Ansteuerung von Halbleiterschaltern einer Reihenschaltung |
| US5712587A (en) * | 1996-04-08 | 1998-01-27 | Electric Power Research Institute, Inc. | Apparatus and method for simultaneously deactivating series-connected switching devices |
| US6384548B1 (en) * | 1998-09-14 | 2002-05-07 | Sony Corporation | Horizontal deflection circuit |
| US6552504B2 (en) | 2000-08-25 | 2003-04-22 | Thomson Licensing Sa | Deflection circuit with a feedback controlled capacitive transformation |
| US6479953B2 (en) | 2000-08-25 | 2002-11-12 | Thomson Licensing S. A. | Deflection circuit with a retrace capacitive transformation |
| JP4764592B2 (ja) * | 2000-12-27 | 2011-09-07 | シーティー−コンセプト・ホールディング・アクチェンゲゼルシャフト | 直列および並列に接続された電力半導体スイッチを動的に平衡化する方法 |
| DE10143421A1 (de) * | 2001-09-05 | 2003-04-03 | Infineon Technologies Ag | Ausgangstreiberschaltung und Verfahren zum Justieren eines Ausgangstreibers |
| JP3733128B2 (ja) * | 2003-04-28 | 2006-01-11 | トレックスデバイス株式会社 | Ｄｃ／ｄｃコンバータの制御回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL6708465A (ja) * | 1967-06-17 | 1968-12-18 | ||
| FR2352448A1 (fr) * | 1976-05-21 | 1977-12-16 | Ibm France | Amplificateur d'alimentation d'une charge inductive |
| SE403539B (sv) * | 1976-06-01 | 1978-08-21 | Levin Maskin Ab K E | Elektrisk omkopplingsanordnig for anvendning sasom matnigsstromstellare for ett tvapoligt belastningsobjekt |
| JPS5419324A (en) * | 1977-07-14 | 1979-02-14 | Sony Corp | Current control circuit |
| US4288738A (en) * | 1980-04-03 | 1981-09-08 | Tektronix, Inc. | Dual-mode amplifier |
| US4395675A (en) * | 1981-10-22 | 1983-07-26 | Bell Telephone Laboratories, Incorporated | Transformerless noninverting buck boost switching regulator |
-
1983
- 1983-10-28 US US06/546,264 patent/US4540933A/en not_active Expired - Fee Related
- 1983-11-08 EP EP83201596A patent/EP0110461B1/en not_active Expired
- 1983-11-08 DE DE8383201596T patent/DE3370109D1/de not_active Expired
- 1983-11-09 JP JP58209278A patent/JPS59100619A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| US4540933A (en) | 1985-09-10 |
| JPS59100619A (ja) | 1984-06-09 |
| EP0110461B1 (en) | 1987-03-04 |
| DE3370109D1 (en) | 1987-04-09 |
| EP0110461A1 (en) | 1984-06-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0380371B2 (ja) | ||
| US3934173A (en) | Circuit arrangement for generating a deflection current through a coil for vertical deflection in a display tube | |
| JPS6260876B2 (ja) | ||
| US4101814A (en) | Side pincushion distortion correction circuit | |
| JPH06195033A (ja) | 水平偏向波形補正回路 | |
| US4707640A (en) | Horizontal deflection output circuit | |
| JPH09181532A (ja) | 低電力相互コンダクタンス駆動増幅器 | |
| KR930004007B1 (ko) | 수평 편향회로 | |
| EP0259941B1 (en) | Timebase generator with improved linearity and recovery time | |
| GB1577838A (en) | Deflection circuit | |
| US4464612A (en) | Circuit arrangement for a picture display device for generating a sawtooth-shaped line deflection current | |
| CA1066800A (en) | Vertical deflection circuit | |
| JPS5858867B2 (ja) | イソウセイギヨソウチ | |
| US4147963A (en) | Vertical deflection system for a television receiver | |
| US3969653A (en) | Deflection circuit for television receiver set or the like | |
| NO760236L (ja) | ||
| JPS6034118B2 (ja) | 陰極線管表示回路用駆動回路 | |
| CA1330371C (en) | Linear deflection amplifier with energy recovery | |
| KR100752991B1 (ko) | 영상 표시 장치 | |
| KR20010080642A (ko) | 라인 편향 회로, 동적 ｓ 수정 회로, 디스플레이 장치 | |
| JPH0445029B2 (ja) | ||
| JPH0568891B2 (ja) | ||
| KR960002697B1 (ko) | 칼라티브이의 클램프 보상회로 | |
| JPS6324698Y2 (ja) | ||
| JPS593651Y2 (ja) | 垂直偏向装置 |