JPH0380548A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0380548A JPH0380548A JP2058862A JP5886290A JPH0380548A JP H0380548 A JPH0380548 A JP H0380548A JP 2058862 A JP2058862 A JP 2058862A JP 5886290 A JP5886290 A JP 5886290A JP H0380548 A JPH0380548 A JP H0380548A
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- circuit chips
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- H10W72/50—Bond wires
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/753—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between laterally-adjacent chips
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- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は複数個の半導体集積回路チップを、直接支持
基体面上に実装することより成る半導体装置に関する。
基体面上に実装することより成る半導体装置に関する。
（従来の技術）
メモリー集積回路素子など半導体集積回路素子を回路基
板面実装する場合、一般に前記半導体集積回路素子をＤ
Ｉ Ｐ （Ｄｕａｌ Ｉｎ Ｌｉｎｅ Ｐａｃｋａｇ
ｅ）型などにパッケージ化した形で、所定の回路基板面
に半田付けで実装している。
板面実装する場合、一般に前記半導体集積回路素子をＤ
Ｉ Ｐ （Ｄｕａｌ Ｉｎ Ｌｉｎｅ Ｐａｃｋａｇ
ｅ）型などにパッケージ化した形で、所定の回路基板面
に半田付けで実装している。
さらに、最近の高密度実装の要求、すなわち大容量化や
コンパクト化の要求に対応し、小さな表面積に実装でき
る手段としてペアチップ状のメモリー集積回路素子を、
回路基板面に直接実装する方法が採られ始めている。
コンパクト化の要求に対応し、小さな表面積に実装でき
る手段としてペアチップ状のメモリー集積回路素子を、
回路基板面に直接実装する方法が採られ始めている。
第８図は前記ペアチップ状のメモリー集積回路素子を、
回路基板面に直接実装したメモリー集積回路装置の構造
を平面的に示したものである。同図で示すように、複数
個のメモリー集積回路チップ８１のポンディングパッド
８２は、回路基板８３面上の配線パターン８４の一部に
設けられた２ｎｄポンデイングパツド８５とボンディン
グワイヤ８６でそれぞれ接続した構成を成している。
回路基板面に直接実装したメモリー集積回路装置の構造
を平面的に示したものである。同図で示すように、複数
個のメモリー集積回路チップ８１のポンディングパッド
８２は、回路基板８３面上の配線パターン８４の一部に
設けられた２ｎｄポンデイングパツド８５とボンディン
グワイヤ８６でそれぞれ接続した構成を成している。
なお、半導体メモリー装置では多くの端子を共通のパス
ラインとして扱うことができる。第８図に示す構成にお
いては、メモリー集積回路チップ８１のポンディングパ
ッド８２′を個々のメモリー集積回路チップ８１を選択
するためのチップイネーブル（ＣＥ）端子としている。
ラインとして扱うことができる。第８図に示す構成にお
いては、メモリー集積回路チップ８１のポンディングパ
ッド８２′を個々のメモリー集積回路チップ８１を選択
するためのチップイネーブル（ＣＥ）端子としている。
したがって、前記構成の場合、ＣＥ端子８２′以外の各
配線パターン８４′は、スルホール８７を介して内層さ
れたパスライン（点線で示す）８８に接続している。
配線パターン８４′は、スルホール８７を介して内層さ
れたパスライン（点線で示す）８８に接続している。
上記ワイヤーボンディング法を用いてメモリー集積回路
チップ８１を実装する場合、回路基板８３においては、
メモリー集積回路チップ８１を実装する領域の周囲に、
前記メモリー集積回路チップ８１のポンディングパッド
８２に対応する多くの２ｎｄポンディングパッド用導体
パターン（２ｎｄポンデイングパツド８５および配線パ
ターン８４．８４′）を設ける必要がある。また、第９
図に平面的に示すように、メモリー集積回路チップ９１
のポンディングパッド９２が対向する２辺だけでなく、
４辺に設けられている場合は、前記メモリー集積回路チ
ップ９１のポンディングパッド９２に対応する２ｎｄポ
ンディングパッド用導体パターン（２ｎｄポンデイング
パツド９５および配線パターン９４）を、支持基体とし
ての回路基板９３のメモリー集積回路チップ９１を実装
する領域の周囲全てに設ける必要がある。
チップ８１を実装する場合、回路基板８３においては、
メモリー集積回路チップ８１を実装する領域の周囲に、
前記メモリー集積回路チップ８１のポンディングパッド
８２に対応する多くの２ｎｄポンディングパッド用導体
パターン（２ｎｄポンデイングパツド８５および配線パ
ターン８４．８４′）を設ける必要がある。また、第９
図に平面的に示すように、メモリー集積回路チップ９１
のポンディングパッド９２が対向する２辺だけでなく、
４辺に設けられている場合は、前記メモリー集積回路チ
ップ９１のポンディングパッド９２に対応する２ｎｄポ
ンディングパッド用導体パターン（２ｎｄポンデイング
パツド９５および配線パターン９４）を、支持基体とし
ての回路基板９３のメモリー集積回路チップ９１を実装
する領域の周囲全てに設ける必要がある。
上記第８図および第９図に図示したいずれの構成におい
ても、メモリー集積回路チップ８１．９１の実装面積は
、メモリー集積回路チップ８１．９１自体の占有面積に
２ｎｄポンディングパッド用導体パターンが占有する面
積を加えた面積を必要とする。つまり、実装するメモリ
ー集積回路チップ８１．９１の個数増加に伴い２ｎｄポ
ンディングパッド用導体パターン（２ｎｄポンデイング
パツド８５．９５および配線パターン８４．９４）が占
有する面積（領域）も必然的に広くなる。
ても、メモリー集積回路チップ８１．９１の実装面積は
、メモリー集積回路チップ８１．９１自体の占有面積に
２ｎｄポンディングパッド用導体パターンが占有する面
積を加えた面積を必要とする。つまり、実装するメモリ
ー集積回路チップ８１．９１の個数増加に伴い２ｎｄポ
ンディングパッド用導体パターン（２ｎｄポンデイング
パツド８５．９５および配線パターン８４．９４）が占
有する面積（領域）も必然的に広くなる。
（発明が解決しようとする課題）
上記したように、ペアチップ状の半導体集積回路素子を
、所定の回路基板面に直接実装する構成を採ることによ
り、実装密度の向上を図り得るが、高密度実装ないし大
容量化の点でなお問題がある。すなわち、上記従来の構
成においては、実装するメモリー集積回路チップ８１．
９１の周囲に、２ｎｄポンディングパッド用導体パター
ン（２ｎｄポンデイングパツド８５．９５および配線パ
ターン８４．９４など）を配設する占有面積を要し、こ
のため全体の実装面積も広くなり、実装密度の向上や半
導体装置のコンパクト化などが妨げられている。
、所定の回路基板面に直接実装する構成を採ることによ
り、実装密度の向上を図り得るが、高密度実装ないし大
容量化の点でなお問題がある。すなわち、上記従来の構
成においては、実装するメモリー集積回路チップ８１．
９１の周囲に、２ｎｄポンディングパッド用導体パター
ン（２ｎｄポンデイングパツド８５．９５および配線パ
ターン８４．９４など）を配設する占有面積を要し、こ
のため全体の実装面積も広くなり、実装密度の向上や半
導体装置のコンパクト化などが妨げられている。
したがって本発明は、メモリー集積回路チップなど半導
体集積回路チップの実装に要する面積を大幅に削減して
、半導体集積回路チップの実装密度を大幅に向上させた
半導体装置の提供を目的とする。
体集積回路チップの実装に要する面積を大幅に削減して
、半導体集積回路チップの実装密度を大幅に向上させた
半導体装置の提供を目的とする。
［発明の構成］
（課題を解決するための手段）
本発明は、たとえばメモリー集積回路チップ上面（能動
素子形成面）の能動領域を含む部分に対向する辺側まで
実質的に延設させた状態に各ボンディング用電極を設け
、このメモリー集積回路チップ複数個を同一支持基板面
上に配置（配設）し、隣接するメモリー集積回路チップ
上の互いに対応・近接する各ボンディング用電極間をボ
ンディングワイヤーなどの手段で直接接続することを特
徴とする特 （作 用） 本発明によれば、実装された複数個の半導体集積回路チ
ップ間の接続が、互いに隣接する半導体集積回路チップ
上面のボンディング用電極間のボンディングワイヤーで
なされる。すなわち、前記各半導体集積回路チップ間の
接続用導体パターンを回路基板面にに設ける必要もない
ので、実装する各半導体集積回路チップの間隔を狭める
ことが可能となる。したがって、所要の半導体集積回路
チップを高密度にないしコンパクトに実装した半導体装
置を実現できる。
素子形成面）の能動領域を含む部分に対向する辺側まで
実質的に延設させた状態に各ボンディング用電極を設け
、このメモリー集積回路チップ複数個を同一支持基板面
上に配置（配設）し、隣接するメモリー集積回路チップ
上の互いに対応・近接する各ボンディング用電極間をボ
ンディングワイヤーなどの手段で直接接続することを特
徴とする特 （作 用） 本発明によれば、実装された複数個の半導体集積回路チ
ップ間の接続が、互いに隣接する半導体集積回路チップ
上面のボンディング用電極間のボンディングワイヤーで
なされる。すなわち、前記各半導体集積回路チップ間の
接続用導体パターンを回路基板面にに設ける必要もない
ので、実装する各半導体集積回路チップの間隔を狭める
ことが可能となる。したがって、所要の半導体集積回路
チップを高密度にないしコンパクトに実装した半導体装
置を実現できる。
（実施例）
以下第１図ないし第３図を参照して本発明に係る半導体
装置の実施例を説明する。
装置の実施例を説明する。
第１図は本発゛明の一実施例の半導体メモリー装置１の
構成を平面的に示したもので、この半導体メモリー装置
１は、２ｎｄボンデイング用パツド２が設けられた回路
基板３面上に複数個のメモリー集積回路チップ４を配置
し、これらメモリー集積回路チップ４上面に形設しであ
る導体パターン５と回路基板３面のボンディング用パタ
ーン２、および互いに隣接するメモリー集積回路チップ
４の上面に形設しである導体パターン５同士をそれぞれ
ボンディングワイヤー６で接続することにより構成され
ている。なお、第２図は前記第１図で図示した実施例の
Ａ−Ａ線に沿った断面図である。
構成を平面的に示したもので、この半導体メモリー装置
１は、２ｎｄボンデイング用パツド２が設けられた回路
基板３面上に複数個のメモリー集積回路チップ４を配置
し、これらメモリー集積回路チップ４上面に形設しであ
る導体パターン５と回路基板３面のボンディング用パタ
ーン２、および互いに隣接するメモリー集積回路チップ
４の上面に形設しである導体パターン５同士をそれぞれ
ボンディングワイヤー６で接続することにより構成され
ている。なお、第２図は前記第１図で図示した実施例の
Ａ−Ａ線に沿った断面図である。
次に、第３図（ａ）〜（ｄ）を参照して、前記本発明に
係る半導体装置の構成に用いるメモリー集積回路チップ
３１の製造方法例について説明する。
係る半導体装置の構成に用いるメモリー集積回路チップ
３１の製造方法例について説明する。
先ず、所要の半導体集積回路チップ、たとえば第３図（
ａ）に平面的に示すような構造のメモリー集積回路チッ
プ３１を用意し、要すればそのメモリー集積回路チップ
３１のポンディングパッド３２の領域を除いた上面のパ
ッシベーション膜３３上にさらに絶縁層を被着形成する
。
ａ）に平面的に示すような構造のメモリー集積回路チッ
プ３１を用意し、要すればそのメモリー集積回路チップ
３１のポンディングパッド３２の領域を除いた上面のパ
ッシベーション膜３３上にさらに絶縁層を被着形成する
。
次いで、前記メモリー集積回路チップ３１上の全面に導
電体膜を被着形成した後、この導電体膜を各ポンディン
グパッド３２と電気的に接続している配線パターン３４
に加工する（第３図（ｂ））。
電体膜を被着形成した後、この導電体膜を各ポンディン
グパッド３２と電気的に接続している配線パターン３４
に加工する（第３図（ｂ））。
さらに、上記により形成した配線パターン３４上に、一
部を除き絶縁層３５を被着形成した後（第３図（ｃ））
、前記配線パターン３４の露出してしている部分に電気
的に接続する導体パターン３６を、前記絶縁層３５上面
に形成する（第３図（ｄ〉）。
部を除き絶縁層３５を被着形成した後（第３図（ｃ））
、前記配線パターン３４の露出してしている部分に電気
的に接続する導体パターン３６を、前記絶縁層３５上面
に形成する（第３図（ｄ〉）。
なお、上記において、配線パターン３４および導体パタ
ーン３６は、たとえば真空蒸着法やスパッター法などの
薄膜形成技術を用いてメモリー集積回路チップ３１面上
全面に導電体膜を被着形成した後、フォトリソグラフィ
技術とエツチング技術を用いて所定のパターンに加工す
ることで形成し得る。また、所要パターンの絶縁層３５
はポリイミド樹脂などから成る有機薄膜を被着形成し、
フォトリソグラフィ技術とエツチング技術を用いて所定
のパターンに加工することで形成し得る。
ーン３６は、たとえば真空蒸着法やスパッター法などの
薄膜形成技術を用いてメモリー集積回路チップ３１面上
全面に導電体膜を被着形成した後、フォトリソグラフィ
技術とエツチング技術を用いて所定のパターンに加工す
ることで形成し得る。また、所要パターンの絶縁層３５
はポリイミド樹脂などから成る有機薄膜を被着形成し、
フォトリソグラフィ技術とエツチング技術を用いて所定
のパターンに加工することで形成し得る。
さらに、上記能動領域を含む部分（上面に）に、対向す
る辺側まで延設させた状態に各ボンディング用電極を設
けたメモリー集積回路チップの製造は、メモリー集積回
路がウェハー状態のとき、前記各工程（第３図（ａ）〜
（Ｄ））を行い、導体パターン３６の形成後ダイシング
などによりチップ化することが望ましい。
る辺側まで延設させた状態に各ボンディング用電極を設
けたメモリー集積回路チップの製造は、メモリー集積回
路がウェハー状態のとき、前記各工程（第３図（ａ）〜
（Ｄ））を行い、導体パターン３６の形成後ダイシング
などによりチップ化することが望ましい。
さらに、第４図ないし第６図を参照して本発明に係る半
導体装置の他の実施例を説明する。
導体装置の他の実施例を説明する。
第４図（ａ）は複数個実装したメモリー集積回路チップ
４１の構成を平面的に示したもので、基本的には前記実
施例において用いたメモリー集積回路チップの構成と同
様であるが、能動領域を含む部分に対向する辺側まで平
行して実質的に延設させた状態に各ボンディング用導体
パターン４５のうち幾つかのボンディング用導体パター
ン、たとえばボンディング用導体パターン４５ａは隣接
する他のボンディング用導体パターン４５ｂと絶縁層を
介して交叉した形にしである。
４１の構成を平面的に示したもので、基本的には前記実
施例において用いたメモリー集積回路チップの構成と同
様であるが、能動領域を含む部分に対向する辺側まで平
行して実質的に延設させた状態に各ボンディング用導体
パターン４５のうち幾つかのボンディング用導体パター
ン、たとえばボンディング用導体パターン４５ａは隣接
する他のボンディング用導体パターン４５ｂと絶縁層を
介して交叉した形にしである。
しかして、上記構成のメモリー集積回路チップ４１は、
前記実施例の場合と同様に複数個、回路基板４３に実装
され、第４図（ｂ）に平面的に示すようなメモリー半導
体装置に構成される。
前記実施例の場合と同様に複数個、回路基板４３に実装
され、第４図（ｂ）に平面的に示すようなメモリー半導
体装置に構成される。
このメモリー半導体装置の場合、チップイネ−プル線（
メモリー集積回路チップセレクト線）４５′は、メモリ
ー集積回路チップ４１ａおよび４１ｂに接続され、チッ
プイネーブル線（メモリー集積回路チップセレクト線）
４５′は、メモリー集積回路チップ４１ｃおよび４１ｄ
に接続される。また、導体パターン４５ｂはメモリー集
積回路チップ４１ａおよび４１ｃのデータ信号線に接続
し、メモリー集積回路チップ４１ｂおよび４１ｄではバ
イパスされる。一方、導体パターン４５ａはメモリー集
積回路チップ４１ｂおよび４１ｄのデータ信号線に接続
し、メモリー集積回路チップ４１ａおよび４１ｃではバ
イパスされる。
メモリー集積回路チップセレクト線）４５′は、メモリ
ー集積回路チップ４１ａおよび４１ｂに接続され、チッ
プイネーブル線（メモリー集積回路チップセレクト線）
４５′は、メモリー集積回路チップ４１ｃおよび４１ｄ
に接続される。また、導体パターン４５ｂはメモリー集
積回路チップ４１ａおよび４１ｃのデータ信号線に接続
し、メモリー集積回路チップ４１ｂおよび４１ｄではバ
イパスされる。一方、導体パターン４５ａはメモリー集
積回路チップ４１ｂおよび４１ｄのデータ信号線に接続
し、メモリー集積回路チップ４１ａおよび４１ｃではバ
イパスされる。
なお、第５図は前記構成のメモリー集積回路装置の等価
回路を示したものである。また第６図は、上記メモリー
集積回路装置の構成に用いたメモリー集積回路チップの
回路パターン６４（第３図（ｂ）の場合に相当）および
導体パターン６６の配設状態を示す平面図である。
回路を示したものである。また第６図は、上記メモリー
集積回路装置の構成に用いたメモリー集積回路チップの
回路パターン６４（第３図（ｂ）の場合に相当）および
導体パターン６６の配設状態を示す平面図である。
したがって、第４図（ｂ）に図示した構成の場合、チッ
プイネーブル線４５′が動作するときには、前記導体パ
ターン４５ａがメモリー集積回路チップ４１ａのデータ
信号線となり、導体パターン４５ｂがメモリー集積回路
チップ４１ｂのデータ信号線となる。逆にチップイネー
ブル線４５′が動作するときには、前記導体パターン４
５ａがメモリー集積回路チップ４１ｃのデータ信号線と
なり、導体パターン４５ｂがメモリー集積回路チップ４
１ｄのデータ信号線となる。このことは、前記メモリー
集積回路チップ４１ （４１ａ、４１ｂ。
プイネーブル線４５′が動作するときには、前記導体パ
ターン４５ａがメモリー集積回路チップ４１ａのデータ
信号線となり、導体パターン４５ｂがメモリー集積回路
チップ４１ｂのデータ信号線となる。逆にチップイネー
ブル線４５′が動作するときには、前記導体パターン４
５ａがメモリー集積回路チップ４１ｃのデータ信号線と
なり、導体パターン４５ｂがメモリー集積回路チップ４
１ｄのデータ信号線となる。このことは、前記メモリー
集積回路チップ４１ （４１ａ、４１ｂ。
４１ｂ、４１ｄ）として、たとえばデータ線８本で記憶
容量１メガビツトのものをそれぞれ実装したとしても、
メモリー集積回路チップ４１ａおよび４１ｂの組合せ、
またはメモリー集積回路チップ４１ｃおよび４１ｄの組
合せでデータバスが１６本で記憶容量２メガビツトのメ
モリー集積回路チップと同様の機能を果すことになる。
容量１メガビツトのものをそれぞれ実装したとしても、
メモリー集積回路チップ４１ａおよび４１ｂの組合せ、
またはメモリー集積回路チップ４１ｃおよび４１ｄの組
合せでデータバスが１６本で記憶容量２メガビツトのメ
モリー集積回路チップと同様の機能を果すことになる。
さらに、第７図（ａ）、（ｂ）は他の実施例を示したも
ので、この実施例で用いたメモリー集積回路チップ７１
は、基本的には前記実施例′の第４図で図示したメモリ
ー集積回路チップの構成と同様である。すなわち、能動
領域を含む部分に対向する辺側まで平行して実質的に延
設させた状態に各ボンディング用導体パターン７５のう
ち幾つかのボンディング用導体パターン、たとえばボン
ディング用導体パターン７５ｄは近接するボンディング
用導体パターン７５ｂおよび７５ｃを飛び越えてボンデ
ィング用導体パターン７５ａと絶縁層を介して交叉した
形にしである。
ので、この実施例で用いたメモリー集積回路チップ７１
は、基本的には前記実施例′の第４図で図示したメモリ
ー集積回路チップの構成と同様である。すなわち、能動
領域を含む部分に対向する辺側まで平行して実質的に延
設させた状態に各ボンディング用導体パターン７５のう
ち幾つかのボンディング用導体パターン、たとえばボン
ディング用導体パターン７５ｄは近接するボンディング
用導体パターン７５ｂおよび７５ｃを飛び越えてボンデ
ィング用導体パターン７５ａと絶縁層を介して交叉した
形にしである。
しかして、上記構成のメモリー集積回路チップ７１は、
前記実施例の場合と同様に複数個、回路基板７３に実装
され、第７図（ａ）に平面的に示すようなメモリー半導
体装置に構成される。
前記実施例の場合と同様に複数個、回路基板７３に実装
され、第７図（ａ）に平面的に示すようなメモリー半導
体装置に構成される。
このメモシー半導体装置の場合、チップイネーブル線（
メモリー集積回路チップセレクト線）７５′は、メモリ
ー集積回路チップ７１ａ、７１ｂ、７１ｃおよび７１ｄ
に接続される。また、導体パターン７５ｄはメモリー集
積回路チップ７１ａのデータ信号線に接続し、その他の
メモリー集積回路チップ７１ｂ、７１ｃおよび７１ｄで
はバイパスされる。一方、導体パターン７５ｃはメモリ
ー集積回路チップ７１ｂのデータ信号線に接続し、メモ
リー集積回路チップ７１ ａ ｓ ７１ ｃおよび７１
ｄではバイパスされる。かくして、前記構成のメモリー
集積回路装置は、第７図（ｂ）に示すような等価回路を
成すことになる。
メモリー集積回路チップセレクト線）７５′は、メモリ
ー集積回路チップ７１ａ、７１ｂ、７１ｃおよび７１ｄ
に接続される。また、導体パターン７５ｄはメモリー集
積回路チップ７１ａのデータ信号線に接続し、その他の
メモリー集積回路チップ７１ｂ、７１ｃおよび７１ｄで
はバイパスされる。一方、導体パターン７５ｃはメモリ
ー集積回路チップ７１ｂのデータ信号線に接続し、メモ
リー集積回路チップ７１ ａ ｓ ７１ ｃおよび７１
ｄではバイパスされる。かくして、前記構成のメモリー
集積回路装置は、第７図（ｂ）に示すような等価回路を
成すことになる。
一般にメモリー集積回路チップのデータ線が１本、４本
または８本であること、またコンビエータセットのデー
タバスが通常８本、１６本または３２本であることを考
慮すると、前記第７図（ａ）。
または８本であること、またコンビエータセットのデー
タバスが通常８本、１６本または３２本であることを考
慮すると、前記第７図（ａ）。
（ｂ）に図示した構成とすることにより、たとえば１ビ
ツトデータのメモリー集積回路チップを実装して、４ビ
ツトバスのメモリー集積回路装置の機能を持たせ得るこ
とになる。
ツトデータのメモリー集積回路チップを実装して、４ビ
ツトバスのメモリー集積回路装置の機能を持たせ得るこ
とになる。
なお、上記では本発明に係る半導体装置においては、支
持基板として回路基板を用い、搭載・実装した複数個の
互いに隣接したメモリー集積回路チップ上の、互いに対
応・近接する電極パッド間を直接配線する手段として、
ボンディングワイヤーを例示したが、たとえばＴ Ａ
Ｂ （Ｔａｐｅ ＡｕｔｏＩｌａｔｅｄ Ｂｏｎｄｌｎ
ｇ）方式によってもよい。すなわち、テ−ブ面に設けら
れた所要の各リードパターンに離隔して２個のバンプを
形設したものを用意する。
持基板として回路基板を用い、搭載・実装した複数個の
互いに隣接したメモリー集積回路チップ上の、互いに対
応・近接する電極パッド間を直接配線する手段として、
ボンディングワイヤーを例示したが、たとえばＴ Ａ
Ｂ （Ｔａｐｅ ＡｕｔｏＩｌａｔｅｄ Ｂｏｎｄｌｎ
ｇ）方式によってもよい。すなわち、テ−ブ面に設けら
れた所要の各リードパターンに離隔して２個のバンプを
形設したものを用意する。
しかして、一方の（第１の）バンプをメモリー集積回路
チップ上の各ボンディング用導体パターンの一端側に接
続し、他方の（第２の）バンプを前記メモリー集積回路
チップに互いに隣接して配設された他のメモリー集積回
路チップ上の互いに対応・近接する各ボンディング用導
体パターンの一端側に接続する構成としてもよい。この
構成においては、互いに隣接するメモリー集積回路チッ
プ間の配線に関与した、前記２個のバンプ間領域以外の
支持体およびリードパターン部分は切除されるが、前記
第１のバンプをメモリー集積回路チップ上の各ボンディ
ング用導体パターンの一端側に接続した段階でバーンイ
ン検査などを行い得るという利点もある。
チップ上の各ボンディング用導体パターンの一端側に接
続し、他方の（第２の）バンプを前記メモリー集積回路
チップに互いに隣接して配設された他のメモリー集積回
路チップ上の互いに対応・近接する各ボンディング用導
体パターンの一端側に接続する構成としてもよい。この
構成においては、互いに隣接するメモリー集積回路チッ
プ間の配線に関与した、前記２個のバンプ間領域以外の
支持体およびリードパターン部分は切除されるが、前記
第１のバンプをメモリー集積回路チップ上の各ボンディ
ング用導体パターンの一端側に接続した段階でバーンイ
ン検査などを行い得るという利点もある。
さらに、上記では本発明に係る半導体装置として、メモ
リー集積回路装置を例示して説明したが、その他アレイ
プロセッサーなどの構成にも適用し得る。
リー集積回路装置を例示して説明したが、その他アレイ
プロセッサーなどの構成にも適用し得る。
［発明の効果］
上記したようら本発明によれば、半導体集積回路チップ
、たとえばメモリー集積回路チップ間を、それらメモリ
ー集積回路チップ上面の能動領域を含む部分に互いに対
向する辺側まで延設したボンディング用電極（ボンディ
ング用導体パターン）間のワイヤボンディングによって
接続した構成を採る。つまり、隣接するメモリー集積回
路チップ間の接続用２ｎｄポンデイングパツド用導体パ
ターンおよびメモリー集積回路チップ間配線用導体パタ
ーンを回路基板面に設ける必要がなくなる。
、たとえばメモリー集積回路チップ間を、それらメモリ
ー集積回路チップ上面の能動領域を含む部分に互いに対
向する辺側まで延設したボンディング用電極（ボンディ
ング用導体パターン）間のワイヤボンディングによって
接続した構成を採る。つまり、隣接するメモリー集積回
路チップ間の接続用２ｎｄポンデイングパツド用導体パ
ターンおよびメモリー集積回路チップ間配線用導体パタ
ーンを回路基板面に設ける必要がなくなる。
したがって、各メモリー集積回路チップ周囲の導体パタ
ーンが占有する面積が大幅に削減でので、実装密度の高
い半導体装置を実現できる。換言すると小形化、軽量化
などの図られた半導体メモリー装置などの提供が可能に
なる。
ーンが占有する面積が大幅に削減でので、実装密度の高
い半導体装置を実現できる。換言すると小形化、軽量化
などの図られた半導体メモリー装置などの提供が可能に
なる。
第１図は本発明に係る半導体装置の一構成例を示す平面
図、第２図は第１図のＡ−Ａ線に沿った断面図、第３図
（ａ）〜（ｄ）は本発明に係る半導体装置の構成に用い
るメモリー集積回路チップの製造例を模式的に示す説明
図、第４図（ａ）および（ｂ）は本発明に係る半導体装
置の他の構成例を示すもので第４図（ａ）は実装に用い
たメモリー集積回路チップの平面図、第４図 （ｂ）は
半導体装置の平面図、第５図は第１１（ｂ）に図示した
半導体装置の等価回路図、第６図は第４図（ａ）図示し
たメモリー集積回路チップの配線パターンを示めす平面
図、第７図 （ａ）および （ｂ）は本発明に係る半導
体装置のさらに他の構成例を示すもので第７図（ａ）は
半導体装置の平面図、第７図（ｂ）は第７図（ａ）に図
示した半導体装置の等価回路図、第８図および第９図は
従来のメモリー装置の要部構成を示す平面図である。 １・・・・・・・・・半導体メモリー装置２・・・・・
・・・・２ｎｄボンデイング用パツド３．４３．７３・
・・・・・回路基板 ４．３１．４１．６１．７１・・・・・・メモリー集積
回路チップ ５．３６．４５ （４５ａ、４５ｂ）、７５（７５ａ
〜７５ｄ）・・・・・・ボンデイ ング用導体バタ ン ４５′ ４５′ ７５′ ・・・・・・チップセレクト線
図、第２図は第１図のＡ−Ａ線に沿った断面図、第３図
（ａ）〜（ｄ）は本発明に係る半導体装置の構成に用い
るメモリー集積回路チップの製造例を模式的に示す説明
図、第４図（ａ）および（ｂ）は本発明に係る半導体装
置の他の構成例を示すもので第４図（ａ）は実装に用い
たメモリー集積回路チップの平面図、第４図 （ｂ）は
半導体装置の平面図、第５図は第１１（ｂ）に図示した
半導体装置の等価回路図、第６図は第４図（ａ）図示し
たメモリー集積回路チップの配線パターンを示めす平面
図、第７図 （ａ）および （ｂ）は本発明に係る半導
体装置のさらに他の構成例を示すもので第７図（ａ）は
半導体装置の平面図、第７図（ｂ）は第７図（ａ）に図
示した半導体装置の等価回路図、第８図および第９図は
従来のメモリー装置の要部構成を示す平面図である。 １・・・・・・・・・半導体メモリー装置２・・・・・
・・・・２ｎｄボンデイング用パツド３．４３．７３・
・・・・・回路基板 ４．３１．４１．６１．７１・・・・・・メモリー集積
回路チップ ５．３６．４５ （４５ａ、４５ｂ）、７５（７５ａ
〜７５ｄ）・・・・・・ボンデイ ング用導体バタ ン ４５′ ４５′ ７５′ ・・・・・・チップセレクト線
Claims (3)
- （１）複数個の半導体集積回路チップを支持基体上に配
置し、前記半導体集積回路チップ間および半導体集積回
路チップと支持基体間を配線して成る半導体装置におい
て、 前記半導体集積回路チップは同一信号線からの情報に対
応する電極パッドを少くとも２つ有しかつ、互いに隣接
する半導体集積回路チップ上の対応・近接する電極パッ
ド間を直接配線する手段を設けたことを特徴とする半導
体装置。 - （２）半導体集積回路チップ上面の能動領域を含む部分
に、前記半導体集積回路チップのボンディング用電極を
配置したことを特徴とする請求項１記載の半導体装置。 - （３）複数個の半導体集積回路チップを支持基体上に配
置し、前記半導体集積回路チップ間および半導体集積回
路チップと支持基体間を配線して成る半導体装置におい
て、 前記半導体集積回路チップは能動領域を含む部分に対向
する辺側まで実質的に延設させた状態に各ボンディング
用電極が平行的に設けられかつ、そのうちの少くとも１
本は他のボンディング用電極と交叉して形成されており
、隣接する半導体集積回路チップ上の互いに対応・近接
するボンディング用電極間を直接配線する手段を設けた
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP19900305198 EP0398628A3 (en) | 1989-05-15 | 1990-05-15 | Semiconductor memory device |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-118713 | 1989-05-15 | ||
| JP11871389 | 1989-05-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0380548A true JPH0380548A (ja) | 1991-04-05 |
Family
ID=14743263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2058862A Pending JPH0380548A (ja) | 1989-05-15 | 1990-03-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0380548A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008235431A (ja) * | 2007-03-19 | 2008-10-02 | Nec Electronics Corp | 半導体装置 |
| CN102254839A (zh) * | 2010-05-21 | 2011-11-23 | 刘圣平 | 一种集成电路芯外简易集成方法及新框架 |
-
1990
- 1990-03-09 JP JP2058862A patent/JPH0380548A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008235431A (ja) * | 2007-03-19 | 2008-10-02 | Nec Electronics Corp | 半導体装置 |
| CN102254839A (zh) * | 2010-05-21 | 2011-11-23 | 刘圣平 | 一种集成电路芯外简易集成方法及新框架 |
| CN102254839B (zh) * | 2010-05-21 | 2015-09-02 | 刘圣平 | 一种集成电路芯外简易集成方法及框架 |
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