JPH038125B2 - - Google Patents
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- Publication number
- JPH038125B2 JPH038125B2 JP56051413A JP5141381A JPH038125B2 JP H038125 B2 JPH038125 B2 JP H038125B2 JP 56051413 A JP56051413 A JP 56051413A JP 5141381 A JP5141381 A JP 5141381A JP H038125 B2 JPH038125 B2 JP H038125B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- igfet
- terminal
- node
- capacitive element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は絶縁ゲート型電界効果トランジスタ
（以下IGFETと称す）にて構成された半導体集積
回路において、その回路に組込まれた直流電圧を
大きくする直流昇圧回路に関する。IGFETの半
導体集積回路において、電源電圧と同一又はそれ
より大きな電圧を回路の出力に要求されることが
あり、従来、第１図に示す回路が使われている。
（以下IGFETと称す）にて構成された半導体集積
回路において、その回路に組込まれた直流電圧を
大きくする直流昇圧回路に関する。IGFETの半
導体集積回路において、電源電圧と同一又はそれ
より大きな電圧を回路の出力に要求されることが
あり、従来、第１図に示す回路が使われている。
第１図においてトランジスタはＮ−チヤンネル
エンハンスメント型MOSFETであり、６は電圧
Vccの定電圧電源、７は0VとVccの間で変化する
方形波出力を出す制御信号源である。入力信号端
子９の信号が論理値「０」で、FET Ｑ５はオフ
しており、FET Ｑ１，Ｑ２，Ｑ３と容量素子、
Ｃ１，Ｃ２そしてインバータ８及び上記制御信号
源７によつて、節点４に昇圧された電圧が出力す
る。上記FET Ｑ５は入力信号が「１」でオンし
て出力を0Vレベルに落す。FET Ｑ４は入力信号
が再び「０」となつたときに、負荷容量Ｃ３を充
電してVcc−Vt（Vtはしきい値である）にするた
めである。FET Ｑ４がないと始めはVcc−3Vt
までしか充電されない。昇圧の機構については、
後述するが、この回路では入力信号が「１」で、
FET Ｑ５をオンさせて、節点４の電位を0Vまで
下げようとすると、電源から接地へ電流が流れて
しまうので、消費電力が増加し、また昇圧の速度
を高くするためにFET Ｑ１，Ｑ２及びＱ３のデ
イメンシヨンを大きくすると、それに伴つてＱ５
も、低電位を出力するために、大きくしなければ
ならず、消費電力もさらに増加するためトランジ
スタの大きさの比を決定することがむずかしい。
エンハンスメント型MOSFETであり、６は電圧
Vccの定電圧電源、７は0VとVccの間で変化する
方形波出力を出す制御信号源である。入力信号端
子９の信号が論理値「０」で、FET Ｑ５はオフ
しており、FET Ｑ１，Ｑ２，Ｑ３と容量素子、
Ｃ１，Ｃ２そしてインバータ８及び上記制御信号
源７によつて、節点４に昇圧された電圧が出力す
る。上記FET Ｑ５は入力信号が「１」でオンし
て出力を0Vレベルに落す。FET Ｑ４は入力信号
が再び「０」となつたときに、負荷容量Ｃ３を充
電してVcc−Vt（Vtはしきい値である）にするた
めである。FET Ｑ４がないと始めはVcc−3Vt
までしか充電されない。昇圧の機構については、
後述するが、この回路では入力信号が「１」で、
FET Ｑ５をオンさせて、節点４の電位を0Vまで
下げようとすると、電源から接地へ電流が流れて
しまうので、消費電力が増加し、また昇圧の速度
を高くするためにFET Ｑ１，Ｑ２及びＱ３のデ
イメンシヨンを大きくすると、それに伴つてＱ５
も、低電位を出力するために、大きくしなければ
ならず、消費電力もさらに増加するためトランジ
スタの大きさの比を決定することがむずかしい。
本発明は上記欠点を除き、低消費電力で経済的
な構成でしかも設計の容易なる昇圧信号出力回路
を提供することを目的とする。本発明による直流
昇圧回路は、直流電源端子と節点との間に接続さ
れた第1IGFETと、その節点と出力端子との間に
直列接続されたゲートおよびドレインが共通接続
の複数の第2IGFETと、各第2IGFETのゲートお
よびドレイン共通接続点に隣り合う第2IGFETに
対しては位相が異なるようにそれぞれ第１容量素
子を介してクロツク信号を印加する手段と、出力
端子と基準端子との間に並列接続された第
3IGFETおよび第２容量素子と、昇圧時に第
3IGFETを非導通にするとともに第1IGFETを活
性化し、非昇圧時には第3IGFETを導通させると
ともに第1IGFETを非導通にする手段とを備えて
いる。次に図面を用いて本発明による昇圧信号出
力回路を実施例に従つて説明する。第２図は本発
明の一実施例の回路図であり、トランジスタをす
べてＮ−チヤンネルエンハンスメント型
MOSFETで構成した例である。
な構成でしかも設計の容易なる昇圧信号出力回路
を提供することを目的とする。本発明による直流
昇圧回路は、直流電源端子と節点との間に接続さ
れた第1IGFETと、その節点と出力端子との間に
直列接続されたゲートおよびドレインが共通接続
の複数の第2IGFETと、各第2IGFETのゲートお
よびドレイン共通接続点に隣り合う第2IGFETに
対しては位相が異なるようにそれぞれ第１容量素
子を介してクロツク信号を印加する手段と、出力
端子と基準端子との間に並列接続された第
3IGFETおよび第２容量素子と、昇圧時に第
3IGFETを非導通にするとともに第1IGFETを活
性化し、非昇圧時には第3IGFETを導通させると
ともに第1IGFETを非導通にする手段とを備えて
いる。次に図面を用いて本発明による昇圧信号出
力回路を実施例に従つて説明する。第２図は本発
明の一実施例の回路図であり、トランジスタをす
べてＮ−チヤンネルエンハンスメント型
MOSFETで構成した例である。
第２図において、第1MOSFET Ｑ１のドレイ
ンを定電圧入力端子１に接続し、ソースを節点２
に接続する。第2MOSFET Ｑ２のドレイン及び
ゲートは供に節点２に接続し、ソースは節点３に
接続する。制御端子５と節点２との間に容量素子
Ｃ１を接続する。第3MOSFET Ｑ３のドレイン
及びゲートは供に節点３に接続し、ソースは節点
４に接続する。上記制御端子５はさらにインバー
タ８に接続し、このインバータ８と節点３との間
に容量素子Ｃ２が接続する。第4MOSFET Ｑ４
のドレインは定電圧入力端子１に接続しソースは
節点４に接続する。第5MOSFET Ｑ５のソース
は接地し、ドレインは節点４に接続し、ゲートは
入力信号端子９に接続する。上記入力信号端子９
はインバータ１０に接続し、インバータ１０の出
力が第1FET Ｑ１及び第4FET Ｑ４のゲートに
接続する。負荷容量素子Clが節点４と接地との間
に接続される。節点４が昇圧出力端となる。定電
圧電源６が定電圧入力端子１に接続し、制御信号
源７が制御端子５に接続する。この制御信号源７
は0Vと電源電圧の間を変化する方形波を出力し
ている。MOSFET Ｑ１，Ｑ２，Ｑ３，Ｑ４の
バツクバイアスが印加された状態でのしきい値を
Vtとし、このVtは飽和していてバツクバイアス
が大きくなつても、変化が無視できるものとす
る。定電圧電源６の電圧をVcc、節点２の電位を
Ｖ２、節点３の電位をＶ３、節点４すなわち出力
端子の電位をVl、制御信号源７のクロツク信号
をφ、インバータ８の出力をとし、回路の最初
の状態を次のようになつているとする。Ｖ２は
Vcc−Vt、Ｖ３はVcc−2Vt、VlはFET Ｑ４を
通してClが充電されていてVcc−Vtであり、φ
は0V、入力信号は「０」である。制御信号φが
Vccに上がると、容量素子Ｃ１を通してＶ２が押
し上げられ2Vcc−Vtになる。Φは逆にVccから
0Vへ下がるので容量素子Ｃ２を通して−2Vtま
で下がるが、FET Ｑ２を通して容量素子Ｃ１か
らＣ２へ充電される。この時FET Ｑ１は不導通
である。次にφが0Vレベルにもどると、Ｖ２は
Vccより低レベルになりFET Ｑ１を通して容量
素子Ｃ１が充電されてＶ２は再びVcc−Vtの電
位にもどる。一方Ｖ３はがVccに上がるので押
し上げられ、FET Ｑ３を通して負荷容量素子Cl
を充電する。このときFET Ｑ２は不導通であ
る。φがVccになる度に容量素子Ｃ１から容量素
子Ｃ２へ充電が行われ、次にφが0Vになり、
がVccになる度に容量素子Ｃ２が負荷容量素子Cl
を充電して、Vlは順次電位が増大し、これが
3Vcc−3Vtに達するまで負荷容量素子Clは充電
される。ここで、入力信号端子９に信号「１」が
入るとFET Ｑ５をオンし、インバータ１０の出
力が0VとなりFET Ｑ１及びＱ４はオフするので
負荷容量素子Clに充電された電荷はFET Ｑ５を
通して放電し、Vlは0Vになる。以上の過程にお
ける各電位の変化を第３図に示す。上述のように
FET Ｑ１及びＱ４がオフするので電源と接地間
は電流は流れない。したがつてFET Ｑ５の大き
さは、あらかじめ定められた時間内に負荷容量素
子Clの電荷を放電させることができるような大き
さでよく、他のトランジスタの大きさを考慮する
必要がない。
ンを定電圧入力端子１に接続し、ソースを節点２
に接続する。第2MOSFET Ｑ２のドレイン及び
ゲートは供に節点２に接続し、ソースは節点３に
接続する。制御端子５と節点２との間に容量素子
Ｃ１を接続する。第3MOSFET Ｑ３のドレイン
及びゲートは供に節点３に接続し、ソースは節点
４に接続する。上記制御端子５はさらにインバー
タ８に接続し、このインバータ８と節点３との間
に容量素子Ｃ２が接続する。第4MOSFET Ｑ４
のドレインは定電圧入力端子１に接続しソースは
節点４に接続する。第5MOSFET Ｑ５のソース
は接地し、ドレインは節点４に接続し、ゲートは
入力信号端子９に接続する。上記入力信号端子９
はインバータ１０に接続し、インバータ１０の出
力が第1FET Ｑ１及び第4FET Ｑ４のゲートに
接続する。負荷容量素子Clが節点４と接地との間
に接続される。節点４が昇圧出力端となる。定電
圧電源６が定電圧入力端子１に接続し、制御信号
源７が制御端子５に接続する。この制御信号源７
は0Vと電源電圧の間を変化する方形波を出力し
ている。MOSFET Ｑ１，Ｑ２，Ｑ３，Ｑ４の
バツクバイアスが印加された状態でのしきい値を
Vtとし、このVtは飽和していてバツクバイアス
が大きくなつても、変化が無視できるものとす
る。定電圧電源６の電圧をVcc、節点２の電位を
Ｖ２、節点３の電位をＶ３、節点４すなわち出力
端子の電位をVl、制御信号源７のクロツク信号
をφ、インバータ８の出力をとし、回路の最初
の状態を次のようになつているとする。Ｖ２は
Vcc−Vt、Ｖ３はVcc−2Vt、VlはFET Ｑ４を
通してClが充電されていてVcc−Vtであり、φ
は0V、入力信号は「０」である。制御信号φが
Vccに上がると、容量素子Ｃ１を通してＶ２が押
し上げられ2Vcc−Vtになる。Φは逆にVccから
0Vへ下がるので容量素子Ｃ２を通して−2Vtま
で下がるが、FET Ｑ２を通して容量素子Ｃ１か
らＣ２へ充電される。この時FET Ｑ１は不導通
である。次にφが0Vレベルにもどると、Ｖ２は
Vccより低レベルになりFET Ｑ１を通して容量
素子Ｃ１が充電されてＶ２は再びVcc−Vtの電
位にもどる。一方Ｖ３はがVccに上がるので押
し上げられ、FET Ｑ３を通して負荷容量素子Cl
を充電する。このときFET Ｑ２は不導通であ
る。φがVccになる度に容量素子Ｃ１から容量素
子Ｃ２へ充電が行われ、次にφが0Vになり、
がVccになる度に容量素子Ｃ２が負荷容量素子Cl
を充電して、Vlは順次電位が増大し、これが
3Vcc−3Vtに達するまで負荷容量素子Clは充電
される。ここで、入力信号端子９に信号「１」が
入るとFET Ｑ５をオンし、インバータ１０の出
力が0VとなりFET Ｑ１及びＱ４はオフするので
負荷容量素子Clに充電された電荷はFET Ｑ５を
通して放電し、Vlは0Vになる。以上の過程にお
ける各電位の変化を第３図に示す。上述のように
FET Ｑ１及びＱ４がオフするので電源と接地間
は電流は流れない。したがつてFET Ｑ５の大き
さは、あらかじめ定められた時間内に負荷容量素
子Clの電荷を放電させることができるような大き
さでよく、他のトランジスタの大きさを考慮する
必要がない。
以上説明したように、本発明によれば、
IGFETの集積回路において、その電源電圧と同
一又はこれより高い電圧を出力でき、信号によつ
て接地レベルを出力するときも電源と接地間に電
流が流れないので消費電力も小さく、設計も容易
な昇圧信号出力回路となりその効果は多大であ
る。なお、実施例にはＮ−チヤンネルエンハンス
メント型、MOSFETを使用したが、Ｐ−チヤン
ネルエンハンスメント型は勿論のこと、MOS型
に限らず一般の絶縁ゲート型電界効果トランジス
タを使用することができる。
IGFETの集積回路において、その電源電圧と同
一又はこれより高い電圧を出力でき、信号によつ
て接地レベルを出力するときも電源と接地間に電
流が流れないので消費電力も小さく、設計も容易
な昇圧信号出力回路となりその効果は多大であ
る。なお、実施例にはＮ−チヤンネルエンハンス
メント型、MOSFETを使用したが、Ｐ−チヤン
ネルエンハンスメント型は勿論のこと、MOS型
に限らず一般の絶縁ゲート型電界効果トランジス
タを使用することができる。
第１図は昇圧信号出力回路の従来例の回路図で
ある。第２図は本発明による昇圧信号出力回路の
一実施例の回路図である。第３図は昇圧の過程に
おける各部の波形である。第１図及び第２図にお
いて Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５…IGFET、Ｃ
１，Ｃ２…容量素子、Cl…負荷容量素子、６…定
電圧電源、７…制御信号源、８，１０…インバー
タ。
ある。第２図は本発明による昇圧信号出力回路の
一実施例の回路図である。第３図は昇圧の過程に
おける各部の波形である。第１図及び第２図にお
いて Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５…IGFET、Ｃ
１，Ｃ２…容量素子、Cl…負荷容量素子、６…定
電圧電源、７…制御信号源、８，１０…インバー
タ。
Claims (1)
- １ 直流電源端子と節点との間に接続された第
1IGFETと、前記節点と出力端子との間に直列接
続されたゲートおよびドレインが共通接続の複数
の第2IGFETと、各第2IGFETのゲートおよびド
レイン共通接続点に隣り合う第2IGFETに対して
は位相が異なるようにそれぞれ第１容量素子を介
してクロツク信号を印加する手段と、前記出力端
子と基準電位端子との間に並列接続された第
3IGFETおよび第２容量素子と、昇圧時に前記第
3IGFETを非導通にするとともに前記第1IGFET
を活性化し、非昇圧時には前記第3IGFETを導通
させるとともに前記第1IGFETを非導通にする手
段とを備え、前記昇圧時には前記直流電源端子の
電圧を昇圧した電圧を前記出力端子に発生し、前
記非昇圧時には前記基準電位端子の電圧を前記出
力端子に発生するとともに前記第１，第２および
第3IGFETを介して直流電流が流れることを防止
した直流昇圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56051413A JPS57166726A (en) | 1981-04-06 | 1981-04-06 | Output circuit for boosted signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56051413A JPS57166726A (en) | 1981-04-06 | 1981-04-06 | Output circuit for boosted signal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57166726A JPS57166726A (en) | 1982-10-14 |
| JPH038125B2 true JPH038125B2 (ja) | 1991-02-05 |
Family
ID=12886235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56051413A Granted JPS57166726A (en) | 1981-04-06 | 1981-04-06 | Output circuit for boosted signal |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57166726A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0763142B2 (ja) * | 1984-07-25 | 1995-07-05 | 株式会社日立製作所 | 電流制御回路 |
| JP2570984B2 (ja) * | 1993-10-06 | 1997-01-16 | 日本電気株式会社 | 出力回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55136723A (en) * | 1979-04-11 | 1980-10-24 | Mitsubishi Electric Corp | Booster circuit |
-
1981
- 1981-04-06 JP JP56051413A patent/JPS57166726A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57166726A (en) | 1982-10-14 |
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