JPH0323708A - 昇圧回路 - Google Patents
昇圧回路Info
- Publication number
- JPH0323708A JPH0323708A JP1158586A JP15858689A JPH0323708A JP H0323708 A JPH0323708 A JP H0323708A JP 1158586 A JP1158586 A JP 1158586A JP 15858689 A JP15858689 A JP 15858689A JP H0323708 A JPH0323708 A JP H0323708A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- terminal
- output terminal
- whose
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of DC power input into DC power output
- H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
- H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
- H02M3/06—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は昇圧回路に関し、特に高速で動作し且つ高い電
圧を得ることが可能な昇圧回路に関する。
圧を得ることが可能な昇圧回路に関する。
従来．、ゲート電位等を昇圧する為の昇圧回路は、第９
図←示一見タように出力端子（ＯＵＴ）と、第１及びｊ
４２の信号端子（Ｔ１、及びＴ１２）を備え、？レイン
が出力端子（ＯＵＴ）に、ゲートが第１の信号端子（’
ｒ ＋＋）に、ソースが第１の電源電圧端子（ＧＮＤ）
に接続されたＮチャネル型ＭＯＳＦ Ｅ Ｔ （Ｎ １
ｉ ：以降Ｎ＋＋と記す）と、ゲートに第１の信号端子
（Ｔｉｔ）の信号がインバータ（ＩＮ＋＋）により反転
された信号が印加され、ドレインが第２の電源電圧端子
（■。。）に、ソースが出力端子（ＯＵＴ）に接続され
たＮチャネル型ＭＯＳ−ＦＥ Ｔ （Ｎ ｌｔ ：以降
Ｎ１■と記す）及び、一端が第２の信号端子（ＴＩ！）
に他端が出力端子（ＯＵＴ）に接続された容量素子（Ｃ
）で構成されている。
図←示一見タように出力端子（ＯＵＴ）と、第１及びｊ
４２の信号端子（Ｔ１、及びＴ１２）を備え、？レイン
が出力端子（ＯＵＴ）に、ゲートが第１の信号端子（’
ｒ ＋＋）に、ソースが第１の電源電圧端子（ＧＮＤ）
に接続されたＮチャネル型ＭＯＳＦ Ｅ Ｔ （Ｎ １
ｉ ：以降Ｎ＋＋と記す）と、ゲートに第１の信号端子
（Ｔｉｔ）の信号がインバータ（ＩＮ＋＋）により反転
された信号が印加され、ドレインが第２の電源電圧端子
（■。。）に、ソースが出力端子（ＯＵＴ）に接続され
たＮチャネル型ＭＯＳ−ＦＥ Ｔ （Ｎ ｌｔ ：以降
Ｎ１■と記す）及び、一端が第２の信号端子（ＴＩ！）
に他端が出力端子（ＯＵＴ）に接続された容量素子（Ｃ
）で構成されている。
次に、第７図も参照しながら動作の説明をしておく。ま
ず、Ｔｌｌがハイ、ＴＩ２がローウの期間、Ｎ１、がオ
ン、Ｎ１２がオフしているので出力端子（ＯＵＴ）はロ
ウとなる．次に’Ｉ’ｌｌがロウになるとＮｌ１がオフ
、Ｎ１！がオンして出力端子（ＯＵＴ）｝ｔ（Ｖｃｃ−
Ｖｔｙ：Ｎチャネル型ＭＯＳ−ＰＥＴのしきい値電圧。
ず、Ｔｌｌがハイ、ＴＩ２がローウの期間、Ｎ１、がオ
ン、Ｎ１２がオフしているので出力端子（ＯＵＴ）はロ
ウとなる．次に’Ｉ’ｌｌがロウになるとＮｌ１がオフ
、Ｎ１！がオンして出力端子（ＯＵＴ）｝ｔ（Ｖｃｃ−
Ｖｔｙ：Ｎチャネル型ＭＯＳ−ＰＥＴのしきい値電圧。
以降Ｖ？Ｎと記す。）にチャージアップされ、Ｔ’ｕが
ハイになると同時に、容量素子（Ｃ）により出力端子（
ＯＵＴ） ハ（２ＶＯＯ ＶＴＮ） ｔで昇圧される
。
ハイになると同時に、容量素子（Ｃ）により出力端子（
ＯＵＴ） ハ（２ＶＯＯ ＶＴＮ） ｔで昇圧される
。
又、第６図に記載されたＮｌ２と容量素子（Ｃ）のかわ
りに、第８図に示したように、ゲートに第１の信号端子
（’ｒ＝）の信号がインバータ（ＩＮ＋＋）により反転
された信号が印加され、ドレインが第２の電源電圧端子
（ＶＣＣ）に、ソースが第１の接続点（１１）に接続さ
れたＮチャネル型ＭＯＳ−Ｆ Ｅ Ｔ （Ｎ １３ ：
以降Ｎｒｓと記す）と、ドレイン及びゲートが第１の接
続点（１１）に、ンースが第２の接続点（１２）に接続
されたＮチャネル型ＭＯ Ｓ Ｆ Ｅ Ｔ （Ｎ ｒ
ｓ ：以降Ｎｌ４と記す）と、ドレイン及びゲートが第
２の接続点（ｌ２）に、ソースが出力端子（ＯＵＴ）に
接続されたＮチャネル型ＭＯ Ｓ Ｆ Ｅ Ｔ （Ｎ
ｓｓ ：以降Ｎｌｌと記す）と、一端にクロック信号
（φ）が印加され、他端が第１の接続点に接続された容
量素子（Ｃ ｔ＋）及び、一端に反転されたクロック信
号（Ｔ）が印加され、他端が第２の接続点（ｌ２）に接
続された容量素子（Ｃ １ ２）で構成されたチャージ
ボンブを接続した昇圧回路も従来用いられていた。
りに、第８図に示したように、ゲートに第１の信号端子
（’ｒ＝）の信号がインバータ（ＩＮ＋＋）により反転
された信号が印加され、ドレインが第２の電源電圧端子
（ＶＣＣ）に、ソースが第１の接続点（１１）に接続さ
れたＮチャネル型ＭＯＳ−Ｆ Ｅ Ｔ （Ｎ １３ ：
以降Ｎｒｓと記す）と、ドレイン及びゲートが第１の接
続点（１１）に、ンースが第２の接続点（１２）に接続
されたＮチャネル型ＭＯ Ｓ Ｆ Ｅ Ｔ （Ｎ ｒ
ｓ ：以降Ｎｌ４と記す）と、ドレイン及びゲートが第
２の接続点（ｌ２）に、ソースが出力端子（ＯＵＴ）に
接続されたＮチャネル型ＭＯ Ｓ Ｆ Ｅ Ｔ （Ｎ
ｓｓ ：以降Ｎｌｌと記す）と、一端にクロック信号
（φ）が印加され、他端が第１の接続点に接続された容
量素子（Ｃ ｔ＋）及び、一端に反転されたクロック信
号（Ｔ）が印加され、他端が第２の接続点（ｌ２）に接
続された容量素子（Ｃ １ ２）で構成されたチャージ
ボンブを接続した昇圧回路も従来用いられていた。
第８図に記載された昇圧回路は、第１の接続点（１ｌ）
がＮｌ４により（ Ｖ ｃｃ Ｖ ？Ｎ）にチャージ
アップされ、容量素子（Ｃｌｌ）により（２Ｖｃｃ−
Ｖ ？Ｎ ）まで押し上げられ、ＮＩＩを介して第２の
接続点（１２）は（２ｖ０。−２Ｖｔいにチャージアッ
プされ、さらに容量素子（ｃｔｔ）により（３Ｖｃ．−
２■ＴＮ）まで押し上げられて出力端子（ＯＵＴ）はＮ
ｌｇを介して（３Ｖ。。−３Ｖ？Ｎ）まで昇圧される．
第８図に記載されたチャージボンブは、（ Ｎ １ｓ
，Ｃ ＋＋）及び（Ｎ’ｓ， Ｃ＋ｚ）の２段構成とな
っているが、段数を増加させればさらに高い電圧まで昇
圧可能でＮ段構成にすれば（Ｎ＋１） （Ｖ。。一
Ｖ？Ｍ）まで昇圧される． 〔発明が解決Ｌようとする課題〕 第６図に示した従来の昇圧回路は、Ｔ’ｕがハイになる
と同時に出力端子（ＯＵＴ）の電位が昇圧されるが％
Ｎｌ２によるチャージアップが（Ｖａｃ−Ｖｔ＊）まで
しか行なわれないので、出力端子（ＯＵＴ）は（２ｖ０
。−■ＴＮ）までしか昇圧されないという欠点がある。
がＮｌ４により（ Ｖ ｃｃ Ｖ ？Ｎ）にチャージ
アップされ、容量素子（Ｃｌｌ）により（２Ｖｃｃ−
Ｖ ？Ｎ ）まで押し上げられ、ＮＩＩを介して第２の
接続点（１２）は（２ｖ０。−２Ｖｔいにチャージアッ
プされ、さらに容量素子（ｃｔｔ）により（３Ｖｃ．−
２■ＴＮ）まで押し上げられて出力端子（ＯＵＴ）はＮ
ｌｇを介して（３Ｖ。。−３Ｖ？Ｎ）まで昇圧される．
第８図に記載されたチャージボンブは、（ Ｎ １ｓ
，Ｃ ＋＋）及び（Ｎ’ｓ， Ｃ＋ｚ）の２段構成とな
っているが、段数を増加させればさらに高い電圧まで昇
圧可能でＮ段構成にすれば（Ｎ＋１） （Ｖ。。一
Ｖ？Ｍ）まで昇圧される． 〔発明が解決Ｌようとする課題〕 第６図に示した従来の昇圧回路は、Ｔ’ｕがハイになる
と同時に出力端子（ＯＵＴ）の電位が昇圧されるが％
Ｎｌ２によるチャージアップが（Ｖａｃ−Ｖｔ＊）まで
しか行なわれないので、出力端子（ＯＵＴ）は（２ｖ０
。−■ＴＮ）までしか昇圧されないという欠点がある。
一方、第８図に示した従来の昇圧回路は、（３ｖ０。−
３Ｖ？Ｎ）まで昇圧され、さらに段数を増加させればさ
らに高い昇圧電位が得られるが、チャージポンプはクロ
ック信号（φ，■）を１０周期程度印加しなければ所望
の出力が得られないので、出力端子（ＯＵＴ）の電位が
昇圧されるまでに長い時間を要するという欠点がある。
３Ｖ？Ｎ）まで昇圧され、さらに段数を増加させればさ
らに高い昇圧電位が得られるが、チャージポンプはクロ
ック信号（φ，■）を１０周期程度印加しなければ所望
の出力が得られないので、出力端子（ＯＵＴ）の電位が
昇圧されるまでに長い時間を要するという欠点がある。
たとえば、クロック信号（φ，Ｔ）の周期：Ｔ＝１μ・
就である場合、出力端子（ＯＵＴ）が所望の電位に昇圧
されるまでに１０Ｔ＝１０μ・就程度の時間を要し、ま
た高い昇圧電位を得る為に段数を増加させると、出力端
子（ＯＵＴ）が所望の電位に昇圧されるまでにさらに長
い時間を要する．〔課題を解決するための手段〕 本発明の昇圧回路は、出力端子と、第１及び第２の信号
端子を備え、ドレインが出力端子に、ゲートが第１の信
号端子に、ソースが第１の電源電圧端子に接続された第
１のＭＯＳ’−ＦＥＴと、ドレインに第１の信号端子の
反転信号が印加され、ゲートが第１の接続点に、ソース
が出力端子に接続された第２のＭＯＳ−ＦＥＴと、ドレ
インが第２の信号端子に、ゲートが第２の電源電圧端子
に、ンースが第１の接続点に接続された第３のＭＯＳ−
ＦＥＴ及び、一端に第２の信号端子の反転信号が印加さ
れ、他端が出力端子に接続された容量素子で構成されて
いる。
就である場合、出力端子（ＯＵＴ）が所望の電位に昇圧
されるまでに１０Ｔ＝１０μ・就程度の時間を要し、ま
た高い昇圧電位を得る為に段数を増加させると、出力端
子（ＯＵＴ）が所望の電位に昇圧されるまでにさらに長
い時間を要する．〔課題を解決するための手段〕 本発明の昇圧回路は、出力端子と、第１及び第２の信号
端子を備え、ドレインが出力端子に、ゲートが第１の信
号端子に、ソースが第１の電源電圧端子に接続された第
１のＭＯＳ’−ＦＥＴと、ドレインに第１の信号端子の
反転信号が印加され、ゲートが第１の接続点に、ソース
が出力端子に接続された第２のＭＯＳ−ＦＥＴと、ドレ
インが第２の信号端子に、ゲートが第２の電源電圧端子
に、ンースが第１の接続点に接続された第３のＭＯＳ−
ＦＥＴ及び、一端に第２の信号端子の反転信号が印加さ
れ、他端が出力端子に接続された容量素子で構成されて
いる。
したがって、出力端子をＭＯＳ−ＦＥＴのしきい値電圧
に依存することなく電源電圧までチャージアップするこ
とが可能でしかも高速で動作することができる。
に依存することなく電源電圧までチャージアップするこ
とが可能でしかも高速で動作することができる。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す回路図であり、出
力端子（ＯＵＴ）と第１及び第２の信号端子（Ｔ１及び
Ｔ！）を備え、ドレインが出力端子（ＯＵＴ）に、ゲー
トが第１の信号端子（Ｔ１）に、ンースが第１の電源電
圧端子（ＧＮＤ）に接続された第１０Ｎチャネル型Ｍ
Ｏ Ｓ Ｆ Ｅ Ｔ （ Ｎ １：以降Ｎ１と記す）
と、ドレインに第１の信号端子（Ｔ１）の信号が第１の
インバータ（ Ｉ Ｎ １）により反転された信号が印
加され、ゲートが第１の接続点（１）に、ソースが出力
端子（ＯＵＴ）に接続された第２のＮチャネル型ＭＯ
Ｓ Ｆ Ｅ Ｔ （Ｎ２ ’以降Ｎ２と記す）と、ド
レインが第２の信号端子（Ｔ２）に、ゲートが第２の電
源電圧端子（■。。）に、ソースが第１の接続点（１）
に接続された第３のＮチャネル型ＭＯＳ−ＦＥＴ （Ｎ
．：以降Ｎ３と記す）及び、一端に第２の信号端子（Ｔ
２）の信号が第２のインバータ（ＩＮ２）により反転さ
れた信号が印加され、他端が出力端子（Ｏ ＴＪ Ｔ）
に接続された容量素子で構成されている。
力端子（ＯＵＴ）と第１及び第２の信号端子（Ｔ１及び
Ｔ！）を備え、ドレインが出力端子（ＯＵＴ）に、ゲー
トが第１の信号端子（Ｔ１）に、ンースが第１の電源電
圧端子（ＧＮＤ）に接続された第１０Ｎチャネル型Ｍ
Ｏ Ｓ Ｆ Ｅ Ｔ （ Ｎ １：以降Ｎ１と記す）
と、ドレインに第１の信号端子（Ｔ１）の信号が第１の
インバータ（ Ｉ Ｎ １）により反転された信号が印
加され、ゲートが第１の接続点（１）に、ソースが出力
端子（ＯＵＴ）に接続された第２のＮチャネル型ＭＯ
Ｓ Ｆ Ｅ Ｔ （Ｎ２ ’以降Ｎ２と記す）と、ド
レインが第２の信号端子（Ｔ２）に、ゲートが第２の電
源電圧端子（■。。）に、ソースが第１の接続点（１）
に接続された第３のＮチャネル型ＭＯＳ−ＦＥＴ （Ｎ
．：以降Ｎ３と記す）及び、一端に第２の信号端子（Ｔ
２）の信号が第２のインバータ（ＩＮ２）により反転さ
れた信号が印加され、他端が出力端子（Ｏ ＴＪ Ｔ）
に接続された容量素子で構成されている。
次に第２図も参照しながら動作の説明をする。
まず、ＴＩ，Ｔ２共にハイの期間Ｎ１がオンして出力端
子（ＯＵＴ）はロウ（ＧＮＤ電位）となっている。又第
１の接続点（１）はＮ１を介して（ＶｃｃＶＴＮ）まで
チャージアップされ、この状態でＮ，はカットオフする
。次にＴ＋がロウとなると、Ｎ１が？フすると共に第１
のインバータＣ Ｉ Ｎ ＋ ）の出力がハイ（Ｖｃｃ
電位）となる。ここでＮ２のゲート〜ドレイン及びゲー
ト〜ソースはそれぞれ寄生容量（Ｃｏｎ及びＣ。３）で
容量結合している為、Ｎ２のドレイン及びソースの電位
が上昇すると共に第１の接続点（１）の電位も上昇して
（ Ｖ ｃｃ ＋Ｖ ？Ｎ）以上となり、出力端子（Ｏ
ＵＴ）はＶＴＮとは無関係に（ＶＣＣ）までチャージア
ップされる。
子（ＯＵＴ）はロウ（ＧＮＤ電位）となっている。又第
１の接続点（１）はＮ１を介して（ＶｃｃＶＴＮ）まで
チャージアップされ、この状態でＮ，はカットオフする
。次にＴ＋がロウとなると、Ｎ１が？フすると共に第１
のインバータＣ Ｉ Ｎ ＋ ）の出力がハイ（Ｖｃｃ
電位）となる。ここでＮ２のゲート〜ドレイン及びゲー
ト〜ソースはそれぞれ寄生容量（Ｃｏｎ及びＣ。３）で
容量結合している為、Ｎ２のドレイン及びソースの電位
が上昇すると共に第１の接続点（１）の電位も上昇して
（ Ｖ ｃｃ ＋Ｖ ？Ｎ）以上となり、出力端子（Ｏ
ＵＴ）はＶＴＮとは無関係に（ＶＣＣ）までチャージア
ップされる。
次にＴ２がロウとなると、Ｎ１がオフすると共にＮ，の
カットオフが解けてオンし、第１の接続点（１）の電位
もロウとなってＮ２もオフする。そして第２のインバー
タ（ＩＮ２）の出力がロウ（ＧＮＤ電位）からハイ（Ｖ
ｃｃ電位）となり容量素子（Ｃ）により出力端子（ＯＵ
Ｔ）の電位は（ＶＣ。）から（２Ｖ。。）まで昇圧され
る。ここでＴ１がロウになってからＴ２がロウになるま
での期間（１＋■）は出力端子（ＯＵＴ）をロウ（ＧＮ
Ｄ電位）から（■ｃｃ）までチャージアップする為の期
間であり、１０〜２ ０Ｎ−ｓｅｔ程度でチャージアッ
プが完了するので、ｔ１■も１０〜２ ０ Ｎ−ｓｅｅ
程度あればよい．従って第１図に示した昇圧回路は、Ｔ
Ｉがロウになって１０〜２ ０ Ｎ−ｓｅｅという非常
に短時間の後に出力端子（ＯＵＴ）は（２Ｖｃｃ）にま
で昇圧される。
カットオフが解けてオンし、第１の接続点（１）の電位
もロウとなってＮ２もオフする。そして第２のインバー
タ（ＩＮ２）の出力がロウ（ＧＮＤ電位）からハイ（Ｖ
ｃｃ電位）となり容量素子（Ｃ）により出力端子（ＯＵ
Ｔ）の電位は（ＶＣ。）から（２Ｖ。。）まで昇圧され
る。ここでＴ１がロウになってからＴ２がロウになるま
での期間（１＋■）は出力端子（ＯＵＴ）をロウ（ＧＮ
Ｄ電位）から（■ｃｃ）までチャージアップする為の期
間であり、１０〜２ ０Ｎ−ｓｅｔ程度でチャージアッ
プが完了するので、ｔ１■も１０〜２ ０ Ｎ−ｓｅｅ
程度あればよい．従って第１図に示した昇圧回路は、Ｔ
Ｉがロウになって１０〜２ ０ Ｎ−ｓｅｅという非常
に短時間の後に出力端子（ＯＵＴ）は（２Ｖｃｃ）にま
で昇圧される。
次にＴ１がハイになるとＮ１が再びオンして出力端子（
ＯＵＴ）はロウ（ＧＮＤ電位）となり、さらにＴ２がハ
イになると第１の接続点（１）がＮ３を介して再び（ｖ
０。−ＶＴ）！）までチャージアップされる。
ＯＵＴ）はロウ（ＧＮＤ電位）となり、さらにＴ２がハ
イになると第１の接続点（１）がＮ３を介して再び（ｖ
０。−ＶＴ）！）までチャージアップされる。
尚、Ｔ２がハイになると第２のインバータ（ＩＮ．）の
出力がハイからロウに変化するが、このとき出力端子（
ＯＵＴ）の電位は容量素子（Ｃ）によりＧＮＤ以下の電
位に引き下げれらる。しかしこの期間Ｎ１がオンしてい
るので、引き下げられた電位：ＶｔｌＳはＶ ｕｓ ＝
Ｖｃｃ Ｘ （Ｎ １のインピーダンス’）／ ［（
Ｎ．のインピーダンス）＋（容量素子二〇のインピーダ
ンス）］で与えられ、（Ｎ１のインピーダンス）《（容
量素子二〇のインピーダンス）となるように設定すれば
Ｖｔｌ８を非常に小さな値に抑えることができる。
出力がハイからロウに変化するが、このとき出力端子（
ＯＵＴ）の電位は容量素子（Ｃ）によりＧＮＤ以下の電
位に引き下げれらる。しかしこの期間Ｎ１がオンしてい
るので、引き下げられた電位：ＶｔｌＳはＶ ｕｓ ＝
Ｖｃｃ Ｘ （Ｎ １のインピーダンス’）／ ［（
Ｎ．のインピーダンス）＋（容量素子二〇のインピーダ
ンス）］で与えられ、（Ｎ１のインピーダンス）《（容
量素子二〇のインピーダンス）となるように設定すれば
Ｖｔｌ８を非常に小さな値に抑えることができる。
第３図は本発明の第２の実施例を示す回路図であり、第
１図に示した本発明の第１の実施例において、第１の信
号端子（Ｔ１）の信号を遅延回路で遅延させて第２の信
号端子（Ｔ２）に印加することにより構成されている。
１図に示した本発明の第１の実施例において、第１の信
号端子（Ｔ１）の信号を遅延回路で遅延させて第２の信
号端子（Ｔ２）に印加することにより構成されている。
第３図に示された昇圧回路において、第１の信号端子（
Ｔ１）の信号を遅延回路で遅延させて得られる信号は第
１図に示したＴ２の信号と同様であるので、第１図に示
された昇圧回路と同様の動作をし、しかも第２図に示さ
れた信号：Ｔ２が不要になるという利点も有する。
Ｔ１）の信号を遅延回路で遅延させて得られる信号は第
１図に示したＴ２の信号と同様であるので、第１図に示
された昇圧回路と同様の動作をし、しかも第２図に示さ
れた信号：Ｔ２が不要になるという利点も有する。
第４図は本発明の第３の実施例を示す回路図であり、容
量素子（Ｃ）の一端に、第２の信号端子（Ｔ２）の反転
信号であると共に第１の信号端子（Ｔ１）に印加された
信号がハイの場合はロウとなる信号を印加する為、第１
図に示した本発明の第１の実施例において、第２のイン
バータ（ＩＮ！）をノア（ Ｎ Ｏ Ｒ ｓ ）に置き
換えると共にＮＯＲの第１の入力を第１の信号端子（Ｔ
１）に、ＮＯＲの第２の入力を信号端子（Ｔ！）に接続
することにより構成されている。
量素子（Ｃ）の一端に、第２の信号端子（Ｔ２）の反転
信号であると共に第１の信号端子（Ｔ１）に印加された
信号がハイの場合はロウとなる信号を印加する為、第１
図に示した本発明の第１の実施例において、第２のイン
バータ（ＩＮ！）をノア（ Ｎ Ｏ Ｒ ｓ ）に置き
換えると共にＮＯＲの第１の入力を第１の信号端子（Ｔ
１）に、ＮＯＲの第２の入力を信号端子（Ｔ！）に接続
することにより構成されている。
第４図に示された昇圧回路では、Ｔ１がハイになってＮ
１がオンすると同時にノア（ＮＯＲ）の出力がハイ（■
。。電位）からロウ（ＧＮＤ電位）に変化し、出力端子
（ＯＵＴ）の電位は容量素子（Ｃ）により■。０だけ引
き下げられる。一方、Ｔ１がハイになる以前の出力端子
（ＯＵＴ）の電位は２Ｖ０。であるのでノア（ＮＯＲＩ
）の出力がハイ（■。。電位）からロウ（ＧＮＤ電位）
に変化する時間なｔ。とすると、Ｎ１を介して出力端子
（ＯＵＴ）から第１の電源電圧端子（ＧＮＤ）に流れる
電流を（ｃｘｖｃｃ）／ｔＤ以下となるように設定すれ
ば、出力端子（ＯＵＴ）の電位が容量素子（Ｃ）によっ
てＧＮＤ電位以下に引き下げられることがないという利
点も有する。
１がオンすると同時にノア（ＮＯＲ）の出力がハイ（■
。。電位）からロウ（ＧＮＤ電位）に変化し、出力端子
（ＯＵＴ）の電位は容量素子（Ｃ）により■。０だけ引
き下げられる。一方、Ｔ１がハイになる以前の出力端子
（ＯＵＴ）の電位は２Ｖ０。であるのでノア（ＮＯＲＩ
）の出力がハイ（■。。電位）からロウ（ＧＮＤ電位）
に変化する時間なｔ。とすると、Ｎ１を介して出力端子
（ＯＵＴ）から第１の電源電圧端子（ＧＮＤ）に流れる
電流を（ｃｘｖｃｃ）／ｔＤ以下となるように設定すれ
ば、出力端子（ＯＵＴ）の電位が容量素子（Ｃ）によっ
てＧＮＤ電位以下に引き下げられることがないという利
点も有する。
第５図は本発明の第４の実施例を示す回路図であり、第
１図に示した本発明の第１の実施例において、ドレイン
及びゲートが出力端子（ＯＵＴ）にソースが第２の電源
電圧端子（Ｖｃｏ）に接続された第４０Ｎチャネル型Ｍ
Ｏ Ｓ Ｆ Ｅ Ｔ （Ｎ４ ：以降Ｎ４と記す）を
追加接続して構成されている。
１図に示した本発明の第１の実施例において、ドレイン
及びゲートが出力端子（ＯＵＴ）にソースが第２の電源
電圧端子（Ｖｃｏ）に接続された第４０Ｎチャネル型Ｍ
Ｏ Ｓ Ｆ Ｅ Ｔ （Ｎ４ ：以降Ｎ４と記す）を
追加接続して構成されている。
第５図に示７された昇圧回路において、出力端子（ＯＵ
Ｔ）の電位が（ｖ０。＋ＶＡＮ）以上になるとＮ４がオ
ンし、出力端子（ＯＵＴ）の電位が（Ｖｃｃ十ＶＴ）ｆ
）でクランプされ、電源電圧が高い場合でも出力端子（
ＯＵＴ）の電位が上がり過ぎないという利点もある。
Ｔ）の電位が（ｖ０。＋ＶＡＮ）以上になるとＮ４がオ
ンし、出力端子（ＯＵＴ）の電位が（Ｖｃｃ十ＶＴ）ｆ
）でクランプされ、電源電圧が高い場合でも出力端子（
ＯＵＴ）の電位が上がり過ぎないという利点もある。
尚、第２の実施例と第３の実施例、第３の実施例と第４
の実施例、第４の実施例と第２の実施例及び、第２の実
施例と第３の実施例と第４の実施例を組み合わせても同
様の効果が得らることは明らかであり、ここでの説明は
省略する。
の実施例、第４の実施例と第２の実施例及び、第２の実
施例と第３の実施例と第４の実施例を組み合わせても同
様の効果が得らることは明らかであり、ここでの説明は
省略する。
又、ＭＯＳ集積回路において、容量素子としてＭＯＳ−
ＦＥＴのゲート容量や多結晶シリコン／酸化膜／多結晶
シリコンの３層構造を有する容量を用いることも公知で
あり、ここでの説明は省略する． 〔発明の効果〕 以上説明したように本発明は、出力端子をＭＯＳ−Ｆ’
ＥＴのしきい値電圧に依存することなく電源電圧までチ
ャージアップすることにより、高速で動作し且つ高い昇
圧電位を得ることができるという効果がある。
ＦＥＴのゲート容量や多結晶シリコン／酸化膜／多結晶
シリコンの３層構造を有する容量を用いることも公知で
あり、ここでの説明は省略する． 〔発明の効果〕 以上説明したように本発明は、出力端子をＭＯＳ−Ｆ’
ＥＴのしきい値電圧に依存することなく電源電圧までチ
ャージアップすることにより、高速で動作し且つ高い昇
圧電位を得ることができるという効果がある。
第１図及び第２図は本発明の第１の実施例を示す回路図
及びその動作を説明する為のタイミングチャート、第３
図，第４図及び第５図は本発明の第２，第３及び第４の
実施例を示す回路図、第６図及び第７図は従来の第１の
実施例を示す回路図及びその動作を説明する為のタイミ
ングチャート、第８図は従来の第２の実施例を示す回路
図である。 ＯＵＴ・・・・・・出力端子、Ｔｌｌ Ｔ２１ Ｔ，１
＋ Ｔ＋■・・・・・・信号端子、ＧＮＤ，Ｖｃｃ・・
・・・・電源電圧端子、Ｎｌｌ Ｎ２，Ｎ ！ １ Ｎ
４ ＃ Ｎ ｌｒ ＊ Ｎ Ｉｆ・ＮＩｓ，Ｎ目，Ｎ
１１゜゛゜゜“Ｎチャネル型ＭＯＳ−ＦＥＴ％Ｃ， Ｃ
ｌｌ， ＣＩ２・・・・・・容量素子、Ｃ ＯＤ Ｉ
０ ０８−・・・−・寄生容量、ＩＮ．，ＩＮ２，ＩＮ
＋＋，ＩＮ．■・・・・・・インバータ、ＮＯＲ・・・
・・・ノア、φ，？・・・・・・クロック信号。
及びその動作を説明する為のタイミングチャート、第３
図，第４図及び第５図は本発明の第２，第３及び第４の
実施例を示す回路図、第６図及び第７図は従来の第１の
実施例を示す回路図及びその動作を説明する為のタイミ
ングチャート、第８図は従来の第２の実施例を示す回路
図である。 ＯＵＴ・・・・・・出力端子、Ｔｌｌ Ｔ２１ Ｔ，１
＋ Ｔ＋■・・・・・・信号端子、ＧＮＤ，Ｖｃｃ・・
・・・・電源電圧端子、Ｎｌｌ Ｎ２，Ｎ ！ １ Ｎ
４ ＃ Ｎ ｌｒ ＊ Ｎ Ｉｆ・ＮＩｓ，Ｎ目，Ｎ
１１゜゛゜゜“Ｎチャネル型ＭＯＳ−ＦＥＴ％Ｃ， Ｃ
ｌｌ， ＣＩ２・・・・・・容量素子、Ｃ ＯＤ Ｉ
０ ０８−・・・−・寄生容量、ＩＮ．，ＩＮ２，ＩＮ
＋＋，ＩＮ．■・・・・・・インバータ、ＮＯＲ・・・
・・・ノア、φ，？・・・・・・クロック信号。
Claims (4)
- （１）出力端子と、第１及び第２の信号端子を備え、ド
レインが前記出力端子に、ゲートが前記第１の信号端子
に、ソースが第１の電源電圧端子に接続された第１のＭ
ＯＳ−ＦＥＴと、ドレインに前記第１の信号端子に印加
される信号の反転信号が印加され、ゲートが第１の接続
点に、ソースが前記出力端子に接続された第２のＭＯＳ
−ＦＥＴと、ドレインが前記第２の信号端子に、ゲート
が第２の電源電圧端子に、ソースが前記第１の接続点に
接続された第３のＭＯＳ−ＦＥＴ及び、一端に前記第２
の信号端子に印加される信号の反転信号が印加され他端
が前記出力端子に接続された容量素子で構成されたこと
を特徴とする昇圧回路。 - （２）前記第１の信号端子の信号を遅延させて前記第２
の信号端子に印加することを特徴とする特許請求の範囲
第１項記載の昇圧回路。 - （３）前記容量素子の一端に、前記第２の信号端子に印
加される信号の反転信号であると共に前記第１の信号端
子に印加された信号がハイの場合はロウとなる信号を印
加することを特徴とする特許請求の範囲第１項若しくは
第２項記載の昇圧回路。 - （４）ドレイン及びゲートが前記出力端子に、ソースが
前記第２の電源電圧端子に接続された第４のＭＯＳ−Ｆ
ＥＴを追加接続することを特徴とする特許請求の範囲第
１項、第２項若しくは第３項記載の昇圧回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158586A JPH082016B2 (ja) | 1989-06-20 | 1989-06-20 | 昇圧回路 |
| US07/539,594 US5059816A (en) | 1989-06-20 | 1990-06-18 | High speed booster circuit |
| DE69008930T DE69008930T2 (de) | 1989-06-20 | 1990-06-20 | Boostschaltung. |
| EP90111688A EP0404125B1 (en) | 1989-06-20 | 1990-06-20 | Booster circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158586A JPH082016B2 (ja) | 1989-06-20 | 1989-06-20 | 昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0323708A true JPH0323708A (ja) | 1991-01-31 |
| JPH082016B2 JPH082016B2 (ja) | 1996-01-10 |
Family
ID=15674929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1158586A Expired - Lifetime JPH082016B2 (ja) | 1989-06-20 | 1989-06-20 | 昇圧回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5059816A (ja) |
| EP (1) | EP0404125B1 (ja) |
| JP (1) | JPH082016B2 (ja) |
| DE (1) | DE69008930T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7076918B2 (en) | 2002-07-03 | 2006-07-18 | Ohi Seisakusho Co., Ltd. | Window regulator |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5255224A (en) * | 1991-12-18 | 1993-10-19 | International Business Machines Corporation | Boosted drive system for master/local word line memory architecture |
| JP2709783B2 (ja) * | 1992-12-17 | 1998-02-04 | 三菱電機株式会社 | 昇圧回路 |
| KR960013861B1 (ko) * | 1994-02-16 | 1996-10-10 | 현대전자산업 주식회사 | 고속 데이타 전송을 위한 부트스트랩 회로 |
| TW295745B (ja) | 1995-04-26 | 1997-01-11 | Matsushita Electric Industrial Co Ltd | |
| JP3672968B2 (ja) * | 1995-05-29 | 2005-07-20 | 株式会社ルネサステクノロジ | ブースト回路 |
| US5991174A (en) * | 1998-08-28 | 1999-11-23 | Lucent Technologies Inc. | Snubber circuit for a rectifier, method of operation thereof and power converter employing the same |
| TWI482434B (zh) * | 2012-04-17 | 2015-04-21 | Realtek Semiconductor Corp | 切換式電容電路以及控制切換式電容電路的方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6337645A (ja) * | 1986-07-31 | 1988-02-18 | Nec Corp | 半導体回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5693422A (en) * | 1979-12-05 | 1981-07-29 | Fujitsu Ltd | Level-up circuit |
| JPS56122526A (en) * | 1980-03-03 | 1981-09-26 | Fujitsu Ltd | Semiconductor integrated circuit |
| US4346310A (en) * | 1980-05-09 | 1982-08-24 | Motorola, Inc. | Voltage booster circuit |
| US4725746A (en) * | 1981-10-20 | 1988-02-16 | Kabushiki Kaisha Toshiba | MOSFET buffer circuit with an improved bootstrapping circuit |
| JPS58185091A (ja) * | 1982-04-24 | 1983-10-28 | Toshiba Corp | 昇圧電圧出力回路および昇圧電圧出力回路を備えたアドレスデコ−ド回路 |
| JPS594223A (ja) * | 1982-06-30 | 1984-01-11 | Fujitsu Ltd | クロツク発生回路 |
| US4565932A (en) * | 1983-12-29 | 1986-01-21 | Motorola, Inc. | High voltage circuit for use in programming memory circuits (EEPROMs) |
-
1989
- 1989-06-20 JP JP1158586A patent/JPH082016B2/ja not_active Expired - Lifetime
-
1990
- 1990-06-18 US US07/539,594 patent/US5059816A/en not_active Expired - Lifetime
- 1990-06-20 EP EP90111688A patent/EP0404125B1/en not_active Expired - Lifetime
- 1990-06-20 DE DE69008930T patent/DE69008930T2/de not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6337645A (ja) * | 1986-07-31 | 1988-02-18 | Nec Corp | 半導体回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7076918B2 (en) | 2002-07-03 | 2006-07-18 | Ohi Seisakusho Co., Ltd. | Window regulator |
Also Published As
| Publication number | Publication date |
|---|---|
| US5059816A (en) | 1991-10-22 |
| EP0404125A3 (en) | 1991-01-23 |
| EP0404125B1 (en) | 1994-05-18 |
| DE69008930T2 (de) | 1995-05-11 |
| JPH082016B2 (ja) | 1996-01-10 |
| EP0404125A2 (en) | 1990-12-27 |
| DE69008930D1 (de) | 1994-06-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5937895B2 (ja) | 遅延回路 | |
| JPS5834053B2 (ja) | Ｍｏｓｆｅｔ集積回路における遅延段及びその遅延段を利用するクロック装置 | |
| JPS6412412B2 (ja) | ||
| JPH02177716A (ja) | 昇圧回路 | |
| JPS58133038A (ja) | インバ−タ回路 | |
| US6215329B1 (en) | Output stage for a memory device and for low voltage applications | |
| CN107968642A (zh) | 一种低电压应用的双自举采样开关电路 | |
| JPH0323708A (ja) | 昇圧回路 | |
| US4250414A (en) | Voltage generator circuitry | |
| JPH0123003B2 (ja) | ||
| JPH0748310B2 (ja) | 半導体集積回路 | |
| JPS6141408B2 (ja) | ||
| WO1981001781A1 (en) | Buffer circuitry | |
| JP3379601B2 (ja) | 半導体集積回路装置 | |
| US4529889A (en) | Sense amplifier latch voltage waveform generator circuit | |
| JPH07101556B2 (ja) | メモリバスのプリチャージ回路 | |
| US5589784A (en) | Method and apparatus for detecting changes in a clock signal to static states | |
| JPS61198813A (ja) | クロツクジエネレ−タ回路 | |
| JPS6083419A (ja) | 出力バツフア回路 | |
| JPH04245470A (ja) | バッファ回路 | |
| JPH0550893B2 (ja) | ||
| JP2803463B2 (ja) | トランスファゲート・トランジスタのゲート昇圧回路 | |
| JP2919187B2 (ja) | 基板電位供給回路 | |
| JP3396555B2 (ja) | 半導体ポンプ回路 | |
| JPH038125B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080110 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090110 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100110 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100110 Year of fee payment: 14 |