JPH0381327B2 - - Google Patents

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JPH0381327B2
JPH0381327B2 JP61022528A JP2252886A JPH0381327B2 JP H0381327 B2 JPH0381327 B2 JP H0381327B2 JP 61022528 A JP61022528 A JP 61022528A JP 2252886 A JP2252886 A JP 2252886A JP H0381327 B2 JPH0381327 B2 JP H0381327B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路、特にノイズで誤動作
しないようにした遅延回路に関する。
〔従来の技術〕
遅延回路は、第２図ａに示すように、入力端に
パルスが加わると出力端には所定時間τだけ遅れ
てこれを出力する。この動作は、CR型遅延回路
なら第２図ｂに示すように、入力パルスでコンデ
ンサの充電が始まり、曲線Ｃで示されるコンデン
サ電圧が閾値に達すると比較回路はＨ（ハイ）レ
ベル出力を生じ、この入力パルスの入力時点と出
力パルスの出力時点との間には時間τだけのずれ
がある、というものである。
〔発明が解決しようとする問題点〕
遅延回路が所定の遅延時間τを発生するのは入
力信号が正常な場合（パルス幅が遅延時間τ以
上）で、第２図ｃに示すように細幅パルスN1，
N2の後に信号Ｓがくるような場合はコンデンサ
電圧は曲線C′の如くなり、遅延時間はτ′になつて
しまう。
遅延時間がτ′になつてしまうのは、パルスN1，
N2によるコンデンサの充電電荷が放電終了しな
いうちに次の充電がなされるからである。従つて
パルスの立下りでコンデンサを瞬時に強制放電す
る回路を付加すれば遅延時間の短縮という問題は
ないが、回路によつては強制放電回路は付加しに
くいことがある、例えば半導体メモリのワード線
などは多結晶シリコンで作られることが多いが、
これは抵抗が高くかつ寄生容量が多く、しかもこ
れらは全長に亘つて分布していて分布定数回路を
構成する。かゝるワード線の一端に信号が与えら
れると、該信号が他端に達するのに遅延を生じる
が、このワード線遅延回路に近似の遅延回路を作
るには、同様なワード線（ダミーワード線）を作
つてこれをCR遅延素子とし、一端にパルスを加
え、他端を比較器の一方の入力端に接続するとよ
いが、かゝるCR遅延素子ではリセツト（キヤパ
シタ電荷の強制放電）が困難である。
それ故本発明は、強制リセツトは行なわずに、
細幅パルス（これらはノイズであるのが普通）が
含まれても所定の遅延時間を発生することができ
る遅延回路を提供しようとするものである。
〔問題点を解決するための手段〕 本発明は、入力パルスが共通に加えられる複数
個の遅延回路と、該入力パルスのパルス数を計数
するカウンタと、該カウンタの計数値をデコード
してその出力により前記複数個の遅延回路の該当
するもの１つを選択してそれに前記パルスを入力
させるデコーダと、これらの遅延回路の出力端に
接続されて入力パルスのうちの信号パルスを所定
時間遅延させた出力パルスを生じるゲート回路と
を備えることを特徴とするものである。
〔作用〕
この回路では、入力信号に細幅ノイズパルスが
混じる場合にも入力信号パルスから所定の遅延を
持つた出力パルスを発生することができ、遅延回
路のリセツトが行なえない場合に甚だ有効であ
る。
〔実施例〕
第１図に本発明の実施例を示す。１０，１２，
１４，１６は同じ構成の遅延回路で、例えば前述
のCR素子と比較器からなる。これらには入力パ
ルス信号が共通に与えられ、またこの入力パルス
信号はカウンタ３２にも与えられる。カウンタ３
２は入力信号のパルス数を計数し、例えば第２図
ｃのN1，N2，Ｓの入力信号なら３パルスと計数
する。この目的で、図示しないがパルスの立上り
検出回路および、その立上り検出信号をカウンタ
が計数可能なパルス幅のパルスに整形する回路
（ワンシヨツト回路）を適宜付加してもよい。３
４はデコーダでカウンタの計数値Q1，Q2をデコ
ードして本例では４個の遅延回路１０，１２，１
４，１６の１つを選択する（本例ではパルス入力
を許可する）出力を生じる。２０，２２，２４，
２６はアンドゲートで、一方の入力端には遅延回
路１０，１２，１４，１６の出力を、また他方の
入力端にはデコーダ３４の出力を受け
る。２８はオアゲートで、入力端にはアンドゲー
ト２０，２２，２４，２６の出力を受け、出力端
には入力パルスを遅延した出力パルスを生じる。
動作を説明すると、例えば第２図ｃの如き入力
で、パルスN1が入つた時、カウンタ３２の計数
値が１になつたとすると、デコーダ３４の出力は
で遅延回路１０が選択され、パルスN1が該遅
延回路１０に印加される。またアンドゲート２０
が開き（デコーダ出力はＨレベル）、遅延回路１
０が所定の遅延時間τ後にＨレベル出力を生じれ
ばこれを通す。本例ではこの状態になる前にパル
スN1が消滅し、次のパルスN2が到来する。パル
スN2の到来でカウンタ３２の計数値は２、デコ
ーダ３４の出力はになるので遅延回路１２が選
択され、アンドゲート２２が開く。遅延回路１０
は遅延回路１４，１６と共に非選択（入力パルス
が印加されない状態）になり、アンドゲート２０
はアンドゲート２４，２６と共に閉じる。パルス
N2でも遅延回路１２はＨレベル出力を生じるに
至らないから、アンドゲート２２の出力はない。
パルスＳが到来するとカウンタ３２の形数値は
３、デコーダ３４の出力はとなり、遅延回路１
４が選択され、アンドゲート２４が開く。他の遅
延回路は非選択であり、他のアンドゲートは閉じ
ている。パルスＳでは遅延回路１４はＨレベル出
力を生じ、これはアンドゲート２４およびオアゲ
ート２８を通して出力され、これが入力パルスを
τだけ遅延した出力パルスになる。この出力パル
スの遅延時間はτであつて、τ′などではない。こ
れは、入力信号の各パルスの到来で各遅延回路が
選択され、選択された遅延回路のキヤパシタは電
荷零の状態から充電を開始するからである。細幅
パルスN1，N2で選択された遅延回路１０，１２
は、当該パルスの消滅で自然放電に移り、充電電
荷を消滅させて行く。
細幅パルスが多数続くと遅延回路は１０，１
２，１４，……と逐次選択さて行き、最後の遅延
回路１６が選択された後は、次は最初の遅延回路
１０が選択される。即ちカウンタは遅延回路数に
合わせ、本例では４進カウンタとする。２度目の
選択では遅延回路１０には電荷が残つていること
も考えられるが、有り得る細幅パルスのパルス
幅、デユーテイ、個数を考慮して遅延回路数を定
めておけば２度目の選択で電荷が残つている状態
は回避できる。半導体メモリでは図示のように遅
延回路を３〜４個も設けておけば充分である。
アンドゲート２０，２２，２４，２６は上記動
作から明らかなように必ずしも必要ではなく、除
去してもよい。唯、遅延回路として複数個のイン
バータの直列接続回路を用いるような場合は、ゲ
ート２０，２２，……がないと遅延時間τ後には
N1，N2，……が出てくるから、これを抑えるに
はゲート２０，２２，……が必要である。またデ
コーダ出力及び遅延回路が共にＬレベルなら、ア
ンドゲートはノアゲートに変えるなど、正論理、
負論理に応じてゲートを適宜変えることは勿論で
ある。
〔発明の効果〕
以上説明したように本発明によれば、入力信号
に細幅ノイズパルスが混じる場合にも入力信号パ
ルスから所定の遅延を持つた出力パルスを発生す
ることができ、遅延回路のリセツトが行なえない
場合に甚だ有効である。
【図面の簡単な説明】
第１図は本発明の実施例を示すブロツク図、第
２図は動作説明図である。 図面で１０，１２，１４，１６は複数個の遅延
回路、３２はカウンタ、３４はデコーダ、２８は
ゲート回路である。

Claims (1)

    【特許請求の範囲】
  1. １ 入力パルスが共通に加えられる複数個の遅延
    回路と、該入力パルスのパルス数を計数するカウ
    ンタと、該カウンタの計数値をデコードしてその
    出力により前記複数個の遅延回路の該当するもの
    １つを選択してそれに前記パルスを入力させるデ
    コーダと、これらの遅延回路の出力端に接続され
    て入力パルスのうちの信号パルスを所定時間遅延
    させた出力パルスを生じるゲート回路とを備える
    ことを特徴とする半導体集積回路。
JP61022528A 1986-02-04 1986-02-04 半導体集積回路 Granted JPS62180607A (ja)

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