JPH0381331B2 - - Google Patents
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- JPH0381331B2 JPH0381331B2 JP57114335A JP11433582A JPH0381331B2 JP H0381331 B2 JPH0381331 B2 JP H0381331B2 JP 57114335 A JP57114335 A JP 57114335A JP 11433582 A JP11433582 A JP 11433582A JP H0381331 B2 JPH0381331 B2 JP H0381331B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- transistor
- input
- switching
- Prior art date
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/603—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors with coupled emitters
Landscapes
- Processing Of Color Television Signals (AREA)
- Electronic Switches (AREA)
- Control Of Amplification And Gain Control (AREA)
- Noise Elimination (AREA)
Description
【発明の詳細な説明】
本発明はスイツチング回路に関し、その目的は
一つの端子を、スイツチング信号の入力端子と他
の独立した信号の入力端子として共用することに
より、回路の簡略化、特にIC回路に於てその端
子数の削減をはかることにある。
一つの端子を、スイツチング信号の入力端子と他
の独立した信号の入力端子として共用することに
より、回路の簡略化、特にIC回路に於てその端
子数の削減をはかることにある。
従来、独立した複数の信号を入力する回路にお
いては、各々の独立した信号を各々対応した入力
端子を設けるのが一般的であつた。このような従
来例の映像信号処理回路の例を第１図に示す。
いては、各々の独立した信号を各々対応した入力
端子を設けるのが一般的であつた。このような従
来例の映像信号処理回路の例を第１図に示す。
第１図において、映像信号処理回路１は、第１
の入力信号としての輝度信号入力端子２と、第２
の入力信号としてのクロマ信号入力端子３と、第
３の入力信号としてのスケルチ信号入力端子４の
三つの入力端子を持ち、複合映像信号出力端子５
を持つている。この映像信号処理回路１の機能
は、入力端子２及び３からそれぞれ入力された輝
度信号とクロマ信号を加算回路６により加算して
複合映像信号を作り、入力端子４へ入力されるス
ケルチ信号に応じて、スイツチ回路７が閉じるか
又は開くことにより、複合映像信号を出力端子５
へ出力するか、あるいは出力しないという動作で
ある。第１図において、その入出力端子の信号形
態の一例は以下のようなものである。入力端子２
への輝度信号は１〔VP-P〕入力端子３へのクロマ
信号は、バースト信号が0.3〔VP-P〕、出力端子５
の複合映像信号は２〔VP-P〕、スケルチ信号の入
力端子４が、電気的に特定の電位に固定されてい
ない時にスイツチ回路７が閉じ、アース電位に固
定された時にスイツチ回路７が開く。このように
従来では、各々独立した入力信号に対しては各々
独立した入力端子を設けるのが一般的であり、ｎ
個の信号を入力する回路にはｎ個の入力端子が必
要であつた。
の入力信号としての輝度信号入力端子２と、第２
の入力信号としてのクロマ信号入力端子３と、第
３の入力信号としてのスケルチ信号入力端子４の
三つの入力端子を持ち、複合映像信号出力端子５
を持つている。この映像信号処理回路１の機能
は、入力端子２及び３からそれぞれ入力された輝
度信号とクロマ信号を加算回路６により加算して
複合映像信号を作り、入力端子４へ入力されるス
ケルチ信号に応じて、スイツチ回路７が閉じるか
又は開くことにより、複合映像信号を出力端子５
へ出力するか、あるいは出力しないという動作で
ある。第１図において、その入出力端子の信号形
態の一例は以下のようなものである。入力端子２
への輝度信号は１〔VP-P〕入力端子３へのクロマ
信号は、バースト信号が0.3〔VP-P〕、出力端子５
の複合映像信号は２〔VP-P〕、スケルチ信号の入
力端子４が、電気的に特定の電位に固定されてい
ない時にスイツチ回路７が閉じ、アース電位に固
定された時にスイツチ回路７が開く。このように
従来では、各々独立した入力信号に対しては各々
独立した入力端子を設けるのが一般的であり、ｎ
個の信号を入力する回路にはｎ個の入力端子が必
要であつた。
ところで今日、回路の簡略化、コストダウン、
信頼性の向上、小型化等の目的で回路の集積回路
化が行われている。ICを設計する場合、上記の
目的を達成するために、回路の高集積化、高密度
化が必要であり、そのため、信号の入出端子が増
加する傾向にある。一方、ICにおいて端子数が
増加することは、ICのパツケージの大型化につ
ながり上記IC化の目的と反することになる。
信頼性の向上、小型化等の目的で回路の集積回路
化が行われている。ICを設計する場合、上記の
目的を達成するために、回路の高集積化、高密度
化が必要であり、そのため、信号の入出端子が増
加する傾向にある。一方、ICにおいて端子数が
増加することは、ICのパツケージの大型化につ
ながり上記IC化の目的と反することになる。
本発明のスイツチング回路は、ベースに第１の
入力端子を備えた第１のエミツタフオローと、エ
ミツタに定電流回路と、ベースに第２と第３の入
力端子を並列に備えた第２のエミツタフオロー
と、前記第１と第２のエミツタフオローのエミツ
タ出力を加算合成する加算回路と、前記加算回路
の出力を断続するスイツチ回路と、前記第２のエ
ミツタフオローのコレクタ電流の変化を検出し
て、前記スイツチ回路を切り替えるためのスイツ
チング信号発生回路を備え、前記第１と第２の入
力端子に第１と第２の信号が入力されている時、
前記第３の入力端子にスイツチング指示信号を入
力することにより、前記スイツチング信号発生回
路を動作させ、前記スイツチ回路を遮断すること
を特徴とし、２つの信号入力端子を１つの入力端
子で共用できるため、端子数を削減でき、特に回
路の集積回路化においてはICパツケージの小型
化を実現できるものである。
入力端子を備えた第１のエミツタフオローと、エ
ミツタに定電流回路と、ベースに第２と第３の入
力端子を並列に備えた第２のエミツタフオロー
と、前記第１と第２のエミツタフオローのエミツ
タ出力を加算合成する加算回路と、前記加算回路
の出力を断続するスイツチ回路と、前記第２のエ
ミツタフオローのコレクタ電流の変化を検出し
て、前記スイツチ回路を切り替えるためのスイツ
チング信号発生回路を備え、前記第１と第２の入
力端子に第１と第２の信号が入力されている時、
前記第３の入力端子にスイツチング指示信号を入
力することにより、前記スイツチング信号発生回
路を動作させ、前記スイツチ回路を遮断すること
を特徴とし、２つの信号入力端子を１つの入力端
子で共用できるため、端子数を削減でき、特に回
路の集積回路化においてはICパツケージの小型
化を実現できるものである。
以下本発明の一実施例を従来例と比較して説明
する。なお、ここでは第１図と同様の映像信号処
理回路を例に挙げて説明する。
する。なお、ここでは第１図と同様の映像信号処
理回路を例に挙げて説明する。
第２図は本発明の構成図で、この映像信号処理
回路１は、第１の入力信号としての輝度信号入力
端子２、複合映像信号出力端子５、輝度信号とク
ロマ信号加算回路６、スイツチ回路７を有するこ
とは、第１図の場合と同様であるが、第２の入力
信号としてのクロマ信号と第３の入力信号として
のスケルチ信号は、共通の端子８を通つた後、加
算回路６及びスイツチ信号発生回路９を通つて前
記スイツチ回路７へ入力される。このスイツチ信
号発生回路９は、端子８に印加された信号電圧が
ある特定の電圧を越えるか否かによつてスイツチ
信号の発生を判定するよう構成されており、スイ
ツチ回路７は、このスイツチ信号発生回路９より
のスイツチング信号によりスイツチ動作をしてス
ケルチ動作をするものである。従つて、第２図に
おいては第１図に較べて入力端子が１つ省略され
たことになる。
回路１は、第１の入力信号としての輝度信号入力
端子２、複合映像信号出力端子５、輝度信号とク
ロマ信号加算回路６、スイツチ回路７を有するこ
とは、第１図の場合と同様であるが、第２の入力
信号としてのクロマ信号と第３の入力信号として
のスケルチ信号は、共通の端子８を通つた後、加
算回路６及びスイツチ信号発生回路９を通つて前
記スイツチ回路７へ入力される。このスイツチ信
号発生回路９は、端子８に印加された信号電圧が
ある特定の電圧を越えるか否かによつてスイツチ
信号の発生を判定するよう構成されており、スイ
ツチ回路７は、このスイツチ信号発生回路９より
のスイツチング信号によりスイツチ動作をしてス
ケルチ動作をするものである。従つて、第２図に
おいては第１図に較べて入力端子が１つ省略され
たことになる。
第３図は従来例の具体的な回路例を示す。同図
は第１図に対応しており、輝度信号入力端子２、
クロマ信号入力端子３、スケルチ信号の入力端子
４の３つの入力端子と、複合映像信号の出力端子
５及び電源の供給端子１０Ａと。アース端子１０
Ｂを有している。コンデンサ８０，８１，８３は
結合用のコンデンサで、各々輝度信号が入力され
る端子８４と前記入力端子２、クロマ信号が入力
される端子８５と前記入力端子３、複合映像信号
が出力される端子８６と前記出力端子５との間の
直流成分をカツトして両端子間の結合を行つてい
る。トランジスタ１１〜１９及び抵抗４０〜４６
は輝度信号とクロマ信号の各入力バツフアとして
のエミツタフオローを備えた加算回路６を構成し
ており、加算された信号はトランジスタ２３のベ
ース端子に入力される。トランジスタ２３〜２
９、ダイオード７１，７２、抵抗５３〜６３はス
イツチ回路７を構成している。スケルチ信号を発
生するスイツチ８２が開いている時はトランジス
タ２９がONとなり抵抗６１の両端がトランジス
タ２９により短絡される。この時、それぞれのエ
ミツタが結合され、電流スイツチを構成するトラ
ンジスタ２５，２６のうちトランジスタ２５のベ
ースがトランジスタ２６のベースよりも十分に高
い電圧にバイアスされるように抵抗５９，６０を
選べば、トランジスタ２５がON、トランジスタ
２６がOFFとなる。この時、トランジスタ２３，
ダイオード７２がON、トランジスタ２４，ダイ
オード７１がOFFになり、トランジスタ２３の
ベースに入力された輝度信号とクロマ信号の加算
された信号はトランジスタ２８のベースへ伝達さ
れ、出力端子５より複合映像信号として出力され
る。一方、スイツチ８２が閉じている時は、トラ
ンジスタ２９がOFFとなり、トランジスタ２６
のベースは抵抗５９，６０，６１によりバイアス
される。この時、トランジスタ２６のベースがト
ランジスタ２５のベースよりも十分に高い電圧に
バイアスされるように抵抗５９，６０，６１を選
べば、トランジスタ２６がON、トランジスタ２
５がOFFとなる。この時、トランジスタ２４，
ダイオード７１がON、トランジスタ２３，ダイ
オード７２がOFFとなり、トランジスタ２３の
ベースに入力された輝度信号とクロマ信号の加算
された信号は伝達されず、かわつて、トランジス
タ２４のベースに加わつている直流電圧がトラン
ジスタ２８のベースへ伝達され、出力端子５に
は、複合映像信号は出力されず、かわつて直流電
圧のみが出力され、スケルチ動作が行われる。
尚、トランジスタ２０〜２２，抵抗４７〜５２
は、加算回路６とスイツチ回路７のバイアス回路
である。
は第１図に対応しており、輝度信号入力端子２、
クロマ信号入力端子３、スケルチ信号の入力端子
４の３つの入力端子と、複合映像信号の出力端子
５及び電源の供給端子１０Ａと。アース端子１０
Ｂを有している。コンデンサ８０，８１，８３は
結合用のコンデンサで、各々輝度信号が入力され
る端子８４と前記入力端子２、クロマ信号が入力
される端子８５と前記入力端子３、複合映像信号
が出力される端子８６と前記出力端子５との間の
直流成分をカツトして両端子間の結合を行つてい
る。トランジスタ１１〜１９及び抵抗４０〜４６
は輝度信号とクロマ信号の各入力バツフアとして
のエミツタフオローを備えた加算回路６を構成し
ており、加算された信号はトランジスタ２３のベ
ース端子に入力される。トランジスタ２３〜２
９、ダイオード７１，７２、抵抗５３〜６３はス
イツチ回路７を構成している。スケルチ信号を発
生するスイツチ８２が開いている時はトランジス
タ２９がONとなり抵抗６１の両端がトランジス
タ２９により短絡される。この時、それぞれのエ
ミツタが結合され、電流スイツチを構成するトラ
ンジスタ２５，２６のうちトランジスタ２５のベ
ースがトランジスタ２６のベースよりも十分に高
い電圧にバイアスされるように抵抗５９，６０を
選べば、トランジスタ２５がON、トランジスタ
２６がOFFとなる。この時、トランジスタ２３，
ダイオード７２がON、トランジスタ２４，ダイ
オード７１がOFFになり、トランジスタ２３の
ベースに入力された輝度信号とクロマ信号の加算
された信号はトランジスタ２８のベースへ伝達さ
れ、出力端子５より複合映像信号として出力され
る。一方、スイツチ８２が閉じている時は、トラ
ンジスタ２９がOFFとなり、トランジスタ２６
のベースは抵抗５９，６０，６１によりバイアス
される。この時、トランジスタ２６のベースがト
ランジスタ２５のベースよりも十分に高い電圧に
バイアスされるように抵抗５９，６０，６１を選
べば、トランジスタ２６がON、トランジスタ２
５がOFFとなる。この時、トランジスタ２４，
ダイオード７１がON、トランジスタ２３，ダイ
オード７２がOFFとなり、トランジスタ２３の
ベースに入力された輝度信号とクロマ信号の加算
された信号は伝達されず、かわつて、トランジス
タ２４のベースに加わつている直流電圧がトラン
ジスタ２８のベースへ伝達され、出力端子５に
は、複合映像信号は出力されず、かわつて直流電
圧のみが出力され、スケルチ動作が行われる。
尚、トランジスタ２０〜２２，抵抗４７〜５２
は、加算回路６とスイツチ回路７のバイアス回路
である。
第４図は本発明の実施例の具体的な回路例を示
す。同図は第２図に対応しており、輝度信号入力
端子２と、クロマ信号とスケルチ信号の共通の入
力端子８との二つの入力端子と、複合映像信号の
出力端子５及び電源の供給端子１０Ａとアース端
子１０Ｂを有している。その他第３図と同じ機能
の素子には同一の符号を付している。トランジス
タ１１，１７、抵抗４０，４４は輝度信号の入力
バツフアとしてのエミツタフオローを、トランジ
スタ１４，１９、抵抗４３，４６はクロマ信号の
入力バツフアとしてのエミツタフオローを、また
トランジスタ１２，１３，１５，１６，１８、抵
抗４１，４２，４５は差動回路を利用した輝度信
号とクロマ信号の加算回路を構成し、加算された
信号がトランジスタ２３のベース端子に入力され
る点は第３図と同様である。トランジスタ２３〜
２８、ダイオード７１，７２、抵抗５５〜５８及
び６３〜６８はスイツチ回路を構成し、それぞれ
のエミツタが結合され電流スイツチを構成してい
るトランジスタ２５，２６のベースのバイアス電
圧を変化させてスイツチ動作をさせている点は第
３図の場合と同様である。
す。同図は第２図に対応しており、輝度信号入力
端子２と、クロマ信号とスケルチ信号の共通の入
力端子８との二つの入力端子と、複合映像信号の
出力端子５及び電源の供給端子１０Ａとアース端
子１０Ｂを有している。その他第３図と同じ機能
の素子には同一の符号を付している。トランジス
タ１１，１７、抵抗４０，４４は輝度信号の入力
バツフアとしてのエミツタフオローを、トランジ
スタ１４，１９、抵抗４３，４６はクロマ信号の
入力バツフアとしてのエミツタフオローを、また
トランジスタ１２，１３，１５，１６，１８、抵
抗４１，４２，４５は差動回路を利用した輝度信
号とクロマ信号の加算回路を構成し、加算された
信号がトランジスタ２３のベース端子に入力され
る点は第３図と同様である。トランジスタ２３〜
２８、ダイオード７１，７２、抵抗５５〜５８及
び６３〜６８はスイツチ回路を構成し、それぞれ
のエミツタが結合され電流スイツチを構成してい
るトランジスタ２５，２６のベースのバイアス電
圧を変化させてスイツチ動作をさせている点は第
３図の場合と同様である。
ところで、スケルチ信号を発生するスイツチ８
２は端子８へ接続されており、同時にこの端子８
へは、端子８５，結合用コンデンサ８１を通して
クロマ信号が入力される。トランジスタ２０〜２
２、抵抗４７〜５２は、加算回路とスイツチ回路
のバイアス回路である。抵抗７０とトランジスタ
３０はスイツチ信号発生回路９を構成しスイツチ
８２が開いている時は、スイツチ回路７は複合映
像信号を出力するように切換つている。この時の
動作を以下に説明する。トランジスタ１４はエミ
ツタフオロー回路として動作し、ベースに入力さ
れた信号をほぼ電圧利得１でエミツタから出力
し、かつ、その出力インピーダンスを下げる機能
を有する。トランジスタ１４のエミツタは、差動
増幅回路を構成するトランジスタ１３のベースと
トランジスタ１９のコレクタへ接続されている。
トランジスタ１９はベースにトランジスタ２０よ
り一定の電圧が供給されており、抵抗４６と組合
せて定電流回路を構成している。今、トランジス
タ１９のエミツタ電圧をVQ19E、エミツタ電流を
IQ19E、抵抗４６の抵抗値をR46、トランジスタ１
４のコレクタ電圧をVQ14C、コレクタ電流をIQ14C、
抵抗７０の抵抗値をR70とすると、IQ19Eは IQ19E＝VQ19E／R46 … で求まる。今、各トランジスタのエミツタ接地の
電流増幅率が十分大きく、トランジスタ１３，１
４のベース電流の値がエミツタ電流に比べて十分
小さければ、 IQ14CIQ19E … の関係が成り立つ。今、トランジスタ１４は定電
流回路を構成するトランジスタ１９のコレクタに
接続されており、そのコレクタ電流は、トランジ
スタ１４が活性状態にある場合にはそのベース電
圧の値によらずほぼ一定となる。この様子を第５
図に示す。第５図において、横軸はトランジスタ
１４のベース電圧VQ14B、縦軸はコレクタに接続
されている抵抗６５が無い場合又は十分小さい場
合のトランジスタ１４のコレクタ電流IQ14Cを示
す。同図に示すように、IQ14Cは、VQ14BがVCCか
ら、VSで示す電圧の範囲でほぼ一定となる。VS
は、トランジスタ１４及び１９が逆バイアスとな
る点として求まり、以下のようになる。
２は端子８へ接続されており、同時にこの端子８
へは、端子８５，結合用コンデンサ８１を通して
クロマ信号が入力される。トランジスタ２０〜２
２、抵抗４７〜５２は、加算回路とスイツチ回路
のバイアス回路である。抵抗７０とトランジスタ
３０はスイツチ信号発生回路９を構成しスイツチ
８２が開いている時は、スイツチ回路７は複合映
像信号を出力するように切換つている。この時の
動作を以下に説明する。トランジスタ１４はエミ
ツタフオロー回路として動作し、ベースに入力さ
れた信号をほぼ電圧利得１でエミツタから出力
し、かつ、その出力インピーダンスを下げる機能
を有する。トランジスタ１４のエミツタは、差動
増幅回路を構成するトランジスタ１３のベースと
トランジスタ１９のコレクタへ接続されている。
トランジスタ１９はベースにトランジスタ２０よ
り一定の電圧が供給されており、抵抗４６と組合
せて定電流回路を構成している。今、トランジス
タ１９のエミツタ電圧をVQ19E、エミツタ電流を
IQ19E、抵抗４６の抵抗値をR46、トランジスタ１
４のコレクタ電圧をVQ14C、コレクタ電流をIQ14C、
抵抗７０の抵抗値をR70とすると、IQ19Eは IQ19E＝VQ19E／R46 … で求まる。今、各トランジスタのエミツタ接地の
電流増幅率が十分大きく、トランジスタ１３，１
４のベース電流の値がエミツタ電流に比べて十分
小さければ、 IQ14CIQ19E … の関係が成り立つ。今、トランジスタ１４は定電
流回路を構成するトランジスタ１９のコレクタに
接続されており、そのコレクタ電流は、トランジ
スタ１４が活性状態にある場合にはそのベース電
圧の値によらずほぼ一定となる。この様子を第５
図に示す。第５図において、横軸はトランジスタ
１４のベース電圧VQ14B、縦軸はコレクタに接続
されている抵抗６５が無い場合又は十分小さい場
合のトランジスタ１４のコレクタ電流IQ14Cを示
す。同図に示すように、IQ14Cは、VQ14BがVCCか
ら、VSで示す電圧の範囲でほぼ一定となる。VS
は、トランジスタ１４及び１９が逆バイアスとな
る点として求まり、以下のようになる。
VS＝VQ19E＋VCE(sat)Q19＋VBEQ14…
ここに、VCE(sat)Q19はトランジスタ１９のコレ
クタ・エミツタ間の飽和電圧、VBEQ14はトランジ
スタ１４のベース・エミツタ間電圧である。
VCE(sat)Q19及びVBEQ14は素子固有の値であり、通常
は各々、0.2〔Ｖ〕、0.7〔Ｖ〕程度である。ところ
で、VQ14Bの電圧がVSよりも低くなると、トラン
ジスタ１４，１９は活性状態でなくなり、加算回
路６はリニアな動作状態から外れることになる
が、上記第３式からわかるように、VQ19Eを小さ
くすれば、VSは電源電圧に対して十分小さくで
き、入力信号のダイナミツクレンジは十分広く確
保できる。従つて、通常の入力信号のレベルの範
囲においては、トランジスタ１４及び１９を活性
状態に確保することが可能で、この時トランジス
タ１４のコレクタ電流IQ14Cは、ほぼ一定となる。
クタ・エミツタ間の飽和電圧、VBEQ14はトランジ
スタ１４のベース・エミツタ間電圧である。
VCE(sat)Q19及びVBEQ14は素子固有の値であり、通常
は各々、0.2〔Ｖ〕、0.7〔Ｖ〕程度である。ところ
で、VQ14Bの電圧がVSよりも低くなると、トラン
ジスタ１４，１９は活性状態でなくなり、加算回
路６はリニアな動作状態から外れることになる
が、上記第３式からわかるように、VQ19Eを小さ
くすれば、VSは電源電圧に対して十分小さくで
き、入力信号のダイナミツクレンジは十分広く確
保できる。従つて、通常の入力信号のレベルの範
囲においては、トランジスタ１４及び１９を活性
状態に確保することが可能で、この時トランジス
タ１４のコレクタ電流IQ14Cは、ほぼ一定となる。
今、トランジスタ１４のコレクタに抵抗７０の
みを接続し、その抵抗値をR70、トランジスタ１
４のコレクタ電圧をVQ14Cとすると VQ14C＝VCC−R70・IQ14C VCC−R70・IQ19E ＝VCC−R70／R46・VQ19E … となる。ここで、トランジスタ３０のベース・エ
ミツタ間の電圧をVBEQ30とすると、 VCC−VQ14C＝VCC−（VCC−R70／R46・VQ19E） ＝R70／R46・VQ19E＞VBEQ30 … の条件が満される場合、トランジスタ３０はON
となる。
みを接続し、その抵抗値をR70、トランジスタ１
４のコレクタ電圧をVQ14Cとすると VQ14C＝VCC−R70・IQ14C VCC−R70・IQ19E ＝VCC−R70／R46・VQ19E … となる。ここで、トランジスタ３０のベース・エ
ミツタ間の電圧をVBEQ30とすると、 VCC−VQ14C＝VCC−（VCC−R70／R46・VQ19E） ＝R70／R46・VQ19E＞VBEQ30 … の条件が満される場合、トランジスタ３０はON
となる。
従つて、第４図の回路において、スイツチ８２
が開いている時、上記第５式の関係を満すような
R46，R70，VQ19Eを設定することで、トランジス
タ３０をONの状態に維持できる。従つて、抵抗
６４〜６８の関係を適当に選び、トランジスタ３
０がONの時にトランジスタ２５のベース電圧
が、トランジスタ２６のベース電圧より十分大き
く〔すなわち、トランジスタ２５がONでトラン
ジスタ２６がOFFになるようにベース電圧に差
が生じる状態〕なるようにすれば、トランジスタ
２３のベースに入力された複合映像信号は出力端
子５へ出力される。また、この状態は端子８の電
圧が前記第３式で示す電圧VSを下回らない範囲
内にあるならば維持され、スケルチ回路の誤つた
動作は生じない。
が開いている時、上記第５式の関係を満すような
R46，R70，VQ19Eを設定することで、トランジス
タ３０をONの状態に維持できる。従つて、抵抗
６４〜６８の関係を適当に選び、トランジスタ３
０がONの時にトランジスタ２５のベース電圧
が、トランジスタ２６のベース電圧より十分大き
く〔すなわち、トランジスタ２５がONでトラン
ジスタ２６がOFFになるようにベース電圧に差
が生じる状態〕なるようにすれば、トランジスタ
２３のベースに入力された複合映像信号は出力端
子５へ出力される。また、この状態は端子８の電
圧が前記第３式で示す電圧VSを下回らない範囲
内にあるならば維持され、スケルチ回路の誤つた
動作は生じない。
一方、スケルチ信号を発生するスイツチ８２が
閉じている場合、端子８の電圧はアース電圧とな
り、VSの電圧を下回ることになる。従つて、第
５図に示すように、トランジスタ１４のコレクタ
電流IQ14Cは、流れなくなる。従つて、トランジス
タ３０はOFFとなる。ここにおいてトランジス
タ３０は、トランジスタ１４のコレクタ電流の値
によつてON又はOFFの状態が決められる。この
時抵抗６４〜６８の値を適当に選び、トランジス
タ２６のベース電圧がトランジスタ２５のベース
電圧よりも十分大きく、従つて、トランジスタ２
６がONでトランジスタ２５がOFFになるように
すれば、第３図で説明したように出力端子５に
は、複合映像信号は出力されず従つてスケルチ動
作が行われる。
閉じている場合、端子８の電圧はアース電圧とな
り、VSの電圧を下回ることになる。従つて、第
５図に示すように、トランジスタ１４のコレクタ
電流IQ14Cは、流れなくなる。従つて、トランジス
タ３０はOFFとなる。ここにおいてトランジス
タ３０は、トランジスタ１４のコレクタ電流の値
によつてON又はOFFの状態が決められる。この
時抵抗６４〜６８の値を適当に選び、トランジス
タ２６のベース電圧がトランジスタ２５のベース
電圧よりも十分大きく、従つて、トランジスタ２
６がONでトランジスタ２５がOFFになるように
すれば、第３図で説明したように出力端子５に
は、複合映像信号は出力されず従つてスケルチ動
作が行われる。
以上のように本発明によれば、ベース第１の入
力端子を備えた第１のエミツタフオローと、エミ
ツタに定電流回路と、ベースに第２の入力端子を
並列に備えた第２のエミツタフオローと、前記第
１と第２のエミツタフオローのエミツタ出力を加
算合成する加算回路と、前記加算回路の出力を断
続するスイツチ回路と、前記第２のエミツタフオ
ローのコレクタ電流の変化を入力し、出力が前記
スイツチ回路に接続され、前記スイツチ回路を切
り替えるためのスイツチング信号発生回路を備
え、前記第１と第２の入力端子に交流結合された
第１と第２の信号が入力されている時、前記第２
の入力信号とともに第２の入力端子に直流結合さ
れたスイツチング指示信号を入力することによ
り、前記スイツチング信号発生回路を動作させ、
前記スイツチ回路を遮断するという構成により、
入力の端子数を削減するばかりでなく、定電流回
路の電流値を変更することによつて、スイツチン
グ信号発生回路がスイツチ回路を動作させる動作
点を任意に設定することができ、また入力段のエ
ミツタフオローのダイナミツクレンジを定電流回
路の電流値を変更することによつて任意に設定で
き、ほぼ電源電圧までのダイナミツクレンジを設
定できる。さらに定電流回路がエミツタに接続さ
れているため、クロマ信号などの第２の信号入力
振幅によつてコレクタ電流は変化しないため、第
２の信号入力振幅によつてスイツチング信号発生
回路が誤動作することがないといつた効果を有し
ている。このことにより例えば、スケルチ信号の
ようなスイツチング信号の入力端子と、クロマ信
号のような他の独立した信号の入力端子を共用す
ることができ、回路の簡略化が計れ、特にIC回
路においては、その端子数の削減、ひいては、
ICの小型化、コストダウンに大きく寄与するも
のである。また、スイツチ信号発生回路は、ベー
スにスイツチング指示信号と他の信号が入力され
ている前記トランジスタのコレクタ側に接続され
ているため、前記定電流回路の電流値を変更する
ことによつて、このスイツチ信号発生回路がスイ
ツチング信号の出力をオン−オフする動作点を任
意に設定することができる。
力端子を備えた第１のエミツタフオローと、エミ
ツタに定電流回路と、ベースに第２の入力端子を
並列に備えた第２のエミツタフオローと、前記第
１と第２のエミツタフオローのエミツタ出力を加
算合成する加算回路と、前記加算回路の出力を断
続するスイツチ回路と、前記第２のエミツタフオ
ローのコレクタ電流の変化を入力し、出力が前記
スイツチ回路に接続され、前記スイツチ回路を切
り替えるためのスイツチング信号発生回路を備
え、前記第１と第２の入力端子に交流結合された
第１と第２の信号が入力されている時、前記第２
の入力信号とともに第２の入力端子に直流結合さ
れたスイツチング指示信号を入力することによ
り、前記スイツチング信号発生回路を動作させ、
前記スイツチ回路を遮断するという構成により、
入力の端子数を削減するばかりでなく、定電流回
路の電流値を変更することによつて、スイツチン
グ信号発生回路がスイツチ回路を動作させる動作
点を任意に設定することができ、また入力段のエ
ミツタフオローのダイナミツクレンジを定電流回
路の電流値を変更することによつて任意に設定で
き、ほぼ電源電圧までのダイナミツクレンジを設
定できる。さらに定電流回路がエミツタに接続さ
れているため、クロマ信号などの第２の信号入力
振幅によつてコレクタ電流は変化しないため、第
２の信号入力振幅によつてスイツチング信号発生
回路が誤動作することがないといつた効果を有し
ている。このことにより例えば、スケルチ信号の
ようなスイツチング信号の入力端子と、クロマ信
号のような他の独立した信号の入力端子を共用す
ることができ、回路の簡略化が計れ、特にIC回
路においては、その端子数の削減、ひいては、
ICの小型化、コストダウンに大きく寄与するも
のである。また、スイツチ信号発生回路は、ベー
スにスイツチング指示信号と他の信号が入力され
ている前記トランジスタのコレクタ側に接続され
ているため、前記定電流回路の電流値を変更する
ことによつて、このスイツチ信号発生回路がスイ
ツチング信号の出力をオン−オフする動作点を任
意に設定することができる。
尚、本発明の実施例として、映像信号の例を用
いたが、本発明は映像信号のみならず音声信号
等、他の形式の信号にも応用でき、かつまた、ス
イツチング信号として、スケルチ信号の例を用い
たが、本発明におけるスイツチング信号は、スケ
ルチ信号のみならず、アナログスイツチの切換信
号、増幅回路の利得の可変切換信号等、各種の応
用が可能なことは言うまでもない。
いたが、本発明は映像信号のみならず音声信号
等、他の形式の信号にも応用でき、かつまた、ス
イツチング信号として、スケルチ信号の例を用い
たが、本発明におけるスイツチング信号は、スケ
ルチ信号のみならず、アナログスイツチの切換信
号、増幅回路の利得の可変切換信号等、各種の応
用が可能なことは言うまでもない。
第１図は、従来の映像信号処理回路のブロツク
図、第２図は本発明の一実施例を示すブロツク
図、第３図は従来例の具体的な回路図、第４図は
本発明の実施例の具体的な回路図、第５図は本発
明の動作の説明図である。 １……映像信号処理回路、２……輝度信号入力
端子、５……複合映像信号出力端子、６……加算
回路、７……スイツチ回路、８……共通の端子、
９……スイツチ信号発生回路。
図、第２図は本発明の一実施例を示すブロツク
図、第３図は従来例の具体的な回路図、第４図は
本発明の実施例の具体的な回路図、第５図は本発
明の動作の説明図である。 １……映像信号処理回路、２……輝度信号入力
端子、５……複合映像信号出力端子、６……加算
回路、７……スイツチ回路、８……共通の端子、
９……スイツチ信号発生回路。
Claims (1)
- 【特許請求の範囲】 １ ベースに第１の入力端子を備えた第１のエミ
ツタフオローと、 エミツタに定電流回路と、ベースに第２の入力
端子を備えた第２のエミツタフオローと、 前記第１と第２のエミツタフオローのエミツタ
出力を加算合成する加算回路と、 前記加算回路の出力を断続するスイツチ回路
と、 前記第２のエミツタフオローのコレクタ電流の
変化を入力し、出力が前記スイツチ回路に接続さ
れ、前記スイツチ回路を切り替えるためのスイツ
チング信号発生回路を備え、 前記第１と第２の入力端子に交流結合された第
１と第２の信号が入力されている時、前記第２の
入力信号とともに第２の入力端子に直流結合され
たスイツチング指示信号を入力することにより、
前記スイツチング信号発生回路を動作させ、前記
スイツチ回路を遮断するスイツチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114335A JPS595744A (ja) | 1982-06-30 | 1982-06-30 | スイツチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114335A JPS595744A (ja) | 1982-06-30 | 1982-06-30 | スイツチング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS595744A JPS595744A (ja) | 1984-01-12 |
| JPH0381331B2 true JPH0381331B2 (ja) | 1991-12-27 |
Family
ID=14635213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57114335A Granted JPS595744A (ja) | 1982-06-30 | 1982-06-30 | スイツチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595744A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61251218A (ja) * | 1985-04-27 | 1986-11-08 | Fujitsu Ltd | 信号遮断回路 |
| AT501440A1 (de) | 2003-03-07 | 2006-09-15 | Kaindl Flooring Gmbh | Verkleidungsplatte |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5534504A (en) * | 1978-09-01 | 1980-03-11 | Hitachi Ltd | Signal switching circuit |
-
1982
- 1982-06-30 JP JP57114335A patent/JPS595744A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS595744A (ja) | 1984-01-12 |
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