JPH0453065Y2 - - Google Patents
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- Publication number
- JPH0453065Y2 JPH0453065Y2 JP1986028568U JP2856886U JPH0453065Y2 JP H0453065 Y2 JPH0453065 Y2 JP H0453065Y2 JP 1986028568 U JP1986028568 U JP 1986028568U JP 2856886 U JP2856886 U JP 2856886U JP H0453065 Y2 JPH0453065 Y2 JP H0453065Y2
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- JP
- Japan
- Prior art keywords
- transistor
- switching
- signal
- level
- input
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Description
【考案の詳細な説明】
［産業上の利用分野］
本考案は、例えば、オーデイオ機器、テレビ受
信機等において、その入力信号に雑音が入つた
時、これを除去するため、ゲートがオフとするよ
うに構成した検知回路等の後段に設けられるゲー
ト回路に関するものである。
信機等において、その入力信号に雑音が入つた
時、これを除去するため、ゲートがオフとするよ
うに構成した検知回路等の後段に設けられるゲー
ト回路に関するものである。
［従来の技術］
第１図は従来のゲート回路を示すもので、１は
入力端子、２は出力端子、３，４，５はエミツタ
フオロワトランジスタ（増幅回路）、６はスイツ
チング用トランジスタ、７はレベル保持用コンデ
ンサで、入力端子１に印加された入力信号はエミ
ツタフオロワトランジスタ３を介してスイツチン
グトランジスタ６に加えられる。雑音がない場
合、トランジスタ６からの入力信号はエミツタフ
オロワトランジスタ４，５を介して出力端子２に
出力される。
入力端子、２は出力端子、３，４，５はエミツタ
フオロワトランジスタ（増幅回路）、６はスイツ
チング用トランジスタ、７はレベル保持用コンデ
ンサで、入力端子１に印加された入力信号はエミ
ツタフオロワトランジスタ３を介してスイツチン
グトランジスタ６に加えられる。雑音がない場
合、トランジスタ６からの入力信号はエミツタフ
オロワトランジスタ４，５を介して出力端子２に
出力される。
以上において、入力端子１に雑音（パルス性雑
音）が入つた場合には、雑音のない場合はトラン
ジスタ３を経由して入力信号を出力端子側に通過
させているスイツチングトランジスタ６に対し、
図のような負のパルス信号を加えることによりこ
のトランジスタ６の動作をオフとなして雑音入力
は出力端子側に出力されないようになつている。
音）が入つた場合には、雑音のない場合はトラン
ジスタ３を経由して入力信号を出力端子側に通過
させているスイツチングトランジスタ６に対し、
図のような負のパルス信号を加えることによりこ
のトランジスタ６の動作をオフとなして雑音入力
は出力端子側に出力されないようになつている。
［考案が解決しようとする課題］
しかし、このような従来のゲート回路は、入力
電位はトランジスタ３，６，４，５と移る段階に
おいてその直流電位レベルが変り、出力端子２に
おいてその値は入力端子１とはかなりずれた値と
なつてしまう欠点がある。これは上記各トランジ
スタ、抵抗、コンデンサによりローパスフイルタ
が形成されることにより夫々の入力信号に周波数
変動が生じるので保持されるレベルが変動するた
めである。またスイツチングトランジスタ６がオ
ンの時、このスイツチングトランジスタ６のエミ
ツタとコレクタ間の内部抵抗rSとレベル保持用コ
ンデンサ７の容量Ｃとで形成されるrSＣ時定数回
路により、特に高周波入力信号の場合に出力信号
の遅延が生じ、更に等価的にトーパスフイルタと
なるために低周波成分のみが通過してしまう。こ
れらのために周波数特性が悪化するという欠点が
ある。
電位はトランジスタ３，６，４，５と移る段階に
おいてその直流電位レベルが変り、出力端子２に
おいてその値は入力端子１とはかなりずれた値と
なつてしまう欠点がある。これは上記各トランジ
スタ、抵抗、コンデンサによりローパスフイルタ
が形成されることにより夫々の入力信号に周波数
変動が生じるので保持されるレベルが変動するた
めである。またスイツチングトランジスタ６がオ
ンの時、このスイツチングトランジスタ６のエミ
ツタとコレクタ間の内部抵抗rSとレベル保持用コ
ンデンサ７の容量Ｃとで形成されるrSＣ時定数回
路により、特に高周波入力信号の場合に出力信号
の遅延が生じ、更に等価的にトーパスフイルタと
なるために低周波成分のみが通過してしまう。こ
れらのために周波数特性が悪化するという欠点が
ある。
本考案の目的は上記ゲート回路において、雑音
を除去すると共に、その入出力信号のレベル及び
位相を略同一にしてスイツチングを安定化するこ
とにある。
を除去すると共に、その入出力信号のレベル及び
位相を略同一にしてスイツチングを安定化するこ
とにある。
［課題を解決するための手段］
インピーダンス変換手段を介して加えられる入
力信号に雑音成分が含まれている時、該雑音成分
に応じた所定の制御信号によりオフとすることに
より該雑音成分を除去するスイツチング手段と、
上記スイツチング手段のオフ直前の出力信号レベ
ルを保持するレベル保持手段と、を有するゲート
回路において、２入力信号の差成分信号を出力
し、その出力が前記インピーダンス変換手段に与
えられる差動増幅手段と、前記差動増幅手段の一
方の入力と出力との間に設けられ、前記レベル保
持手段により保持されたレベルの信号を上記スイ
ツチング手段のオン時に上記差動増幅手段の一方
の入力に負帰還出力する負帰還手段と、前記スイ
ツチング手段のスイツチング動作時に前記差動増
幅手段からの出力信号のレベルを調整する第１の
リミツタ手段と、前記スイツチング手段の入力側
と前記レベル保持手段の出力側との間に設けら
れ、前記スイツチング手段のスイツチング動作時
に前記インピーダンス変換手段の出力信号のレベ
ルを調整する第２のリミツタ手段と、を備え、入
出力の信号レベル及び位相を略同一にして前記ス
イツチング手段のオンオフ時の雑音を低減するこ
とを特徴とする。
力信号に雑音成分が含まれている時、該雑音成分
に応じた所定の制御信号によりオフとすることに
より該雑音成分を除去するスイツチング手段と、
上記スイツチング手段のオフ直前の出力信号レベ
ルを保持するレベル保持手段と、を有するゲート
回路において、２入力信号の差成分信号を出力
し、その出力が前記インピーダンス変換手段に与
えられる差動増幅手段と、前記差動増幅手段の一
方の入力と出力との間に設けられ、前記レベル保
持手段により保持されたレベルの信号を上記スイ
ツチング手段のオン時に上記差動増幅手段の一方
の入力に負帰還出力する負帰還手段と、前記スイ
ツチング手段のスイツチング動作時に前記差動増
幅手段からの出力信号のレベルを調整する第１の
リミツタ手段と、前記スイツチング手段の入力側
と前記レベル保持手段の出力側との間に設けら
れ、前記スイツチング手段のスイツチング動作時
に前記インピーダンス変換手段の出力信号のレベ
ルを調整する第２のリミツタ手段と、を備え、入
出力の信号レベル及び位相を略同一にして前記ス
イツチング手段のオンオフ時の雑音を低減するこ
とを特徴とする。
［作用］
本考案にかかるゲート回路は、雑音がない場
合、スイツチング手段はオンであり、入力信号は
差動増幅手段の一方の入力に与えられ、その他方
の入力には、負帰還手段からの信号が与えられ、
その差分信号はインピーダンス変換手段、スイツ
チング手段、レベル保持手段を介して出力され
る。雑音が入力信号に入つていると、スイツチン
グ手段はオフとなり、レベル保持手段で保持され
たオフ直前のレベルの信号が出力され、また負帰
還手段もオフとなる。この時、リミツタ手段は差
分信号のレベルを調整し、スイツチング手段のゲ
ート作用を安定化させる。
合、スイツチング手段はオンであり、入力信号は
差動増幅手段の一方の入力に与えられ、その他方
の入力には、負帰還手段からの信号が与えられ、
その差分信号はインピーダンス変換手段、スイツ
チング手段、レベル保持手段を介して出力され
る。雑音が入力信号に入つていると、スイツチン
グ手段はオフとなり、レベル保持手段で保持され
たオフ直前のレベルの信号が出力され、また負帰
還手段もオフとなる。この時、リミツタ手段は差
分信号のレベルを調整し、スイツチング手段のゲ
ート作用を安定化させる。
［実施例］
以下図面に示す本考案の一実施例を説明する。
第２図は本考案によるゲート回路の一実施例
で、１は入力端子、２は出力端子、R1〜R6は抵
抗、７はレベル保持用コンデンサ、６，８〜１８
はトランジスタである。トランジスタ８および９
は差動増幅器を構成し、トランジスタ８のベース
に抵抗R3を介して入力端子１が、またトランジ
スタ９のベースに抵抗R4を介して出力端子１が、
夫々接続される。トランジスタ１１，１２及びト
ランジスタ１４，１５は夫々インピーダンス変換
用エミツタフオロワ増幅回路を形成し、各々ゲー
ト用スイツチング手段としてのスイツチングトラ
ンジスタ６の前段と後段のコンデンサ７とに接続
され、差動増幅器（トランジスタ８，９）の出力
端子と差動増幅器を構成している他方のトランジ
スタ９のベースとの間に抵抗R4を介して接続さ
れ負帰還回路を構成している。トランジスタ８，
９からなる差動増幅器において、トランジスタ９
のコレクタにはトランジスタ１０で形成される能
動負荷を接続し、トランジスタ９のコレクタから
夫々の入力の差分信号の増幅出力を得る。この場
合差動増幅器の電圧利得は大きな値を得ることが
できるが、その出力インピーダンスも非常に高く
なる。従つて、このインピーダンスを低インピー
ダンスに変換するためにトランジスタ１１，１２
のダーリントン接続のインピーダンス変換用エミ
ツタフオロワ増幅回路を介してスイツチングトラ
ンジスタ６に信号を与える。また差動増幅器の出
力（トランジスタのコレクタ）とトランジスタ６
のコレクタには、トランジスタ１６，１７，１８
からなるリミツタ回路が接続されている。
で、１は入力端子、２は出力端子、R1〜R6は抵
抗、７はレベル保持用コンデンサ、６，８〜１８
はトランジスタである。トランジスタ８および９
は差動増幅器を構成し、トランジスタ８のベース
に抵抗R3を介して入力端子１が、またトランジ
スタ９のベースに抵抗R4を介して出力端子１が、
夫々接続される。トランジスタ１１，１２及びト
ランジスタ１４，１５は夫々インピーダンス変換
用エミツタフオロワ増幅回路を形成し、各々ゲー
ト用スイツチング手段としてのスイツチングトラ
ンジスタ６の前段と後段のコンデンサ７とに接続
され、差動増幅器（トランジスタ８，９）の出力
端子と差動増幅器を構成している他方のトランジ
スタ９のベースとの間に抵抗R4を介して接続さ
れ負帰還回路を構成している。トランジスタ８，
９からなる差動増幅器において、トランジスタ９
のコレクタにはトランジスタ１０で形成される能
動負荷を接続し、トランジスタ９のコレクタから
夫々の入力の差分信号の増幅出力を得る。この場
合差動増幅器の電圧利得は大きな値を得ることが
できるが、その出力インピーダンスも非常に高く
なる。従つて、このインピーダンスを低インピー
ダンスに変換するためにトランジスタ１１，１２
のダーリントン接続のインピーダンス変換用エミ
ツタフオロワ増幅回路を介してスイツチングトラ
ンジスタ６に信号を与える。また差動増幅器の出
力（トランジスタのコレクタ）とトランジスタ６
のコレクタには、トランジスタ１６，１７，１８
からなるリミツタ回路が接続されている。
いま、雑音がなくスイツチングトランジスタ６
がオン動作している状態を考えると、入力端子１
からトランジスタ８のベースに入つてきた入力信
号は、トランジスタ９のベースとコレクタ間に接
続されているトランジスタ１１，１２，６，１
４，１５を含む前記負帰還回路が形成されるた
め、R3＝R4とすることにより差動増幅器の利得
が１となつて出力端子２に出力信号となつて現れ
る。
がオン動作している状態を考えると、入力端子１
からトランジスタ８のベースに入つてきた入力信
号は、トランジスタ９のベースとコレクタ間に接
続されているトランジスタ１１，１２，６，１
４，１５を含む前記負帰還回路が形成されるた
め、R3＝R4とすることにより差動増幅器の利得
が１となつて出力端子２に出力信号となつて現れ
る。
これにより入力と出力の直流電位をほとんど等
しくすることができ、またスイツチングトランジ
スタ６のエミツタとコレクタ間の内部抵抗rSとレ
ベル保持用コンデンサ７の容量Ｃとによる影響も
防ぐことができ、入力信号に高周波が入つてきて
も出力信号の遅延はわずかとすることができる。
しくすることができ、またスイツチングトランジ
スタ６のエミツタとコレクタ間の内部抵抗rSとレ
ベル保持用コンデンサ７の容量Ｃとによる影響も
防ぐことができ、入力信号に高周波が入つてきて
も出力信号の遅延はわずかとすることができる。
次に入力信号に雑音が入つてきた場合、スイツ
チングトランジスタ６を制御するトランジスタ１
３のベースに図のような正パルスを印加すると、
ゲート回路はオフ動作に切り換わる。すなわち、
まずトランジスタ１３のベースが正電位となれば
このトランジスタが動作することにより次段のス
イツチングトランジスタ６のベースとコレクタ間
はほぼ同電位となるため、このトランジスタ６の
ベースバイアス電流は０とされるのでカツトオフ
となつて非導通となる。このときコンデンサ７は
カツトオフとなる直前の直流電位を保持している
ので、この電位の信号がトランジスタ１４，１５
を経由して出力信号となつて現れる。
チングトランジスタ６を制御するトランジスタ１
３のベースに図のような正パルスを印加すると、
ゲート回路はオフ動作に切り換わる。すなわち、
まずトランジスタ１３のベースが正電位となれば
このトランジスタが動作することにより次段のス
イツチングトランジスタ６のベースとコレクタ間
はほぼ同電位となるため、このトランジスタ６の
ベースバイアス電流は０とされるのでカツトオフ
となつて非導通となる。このときコンデンサ７は
カツトオフとなる直前の直流電位を保持している
ので、この電位の信号がトランジスタ１４，１５
を経由して出力信号となつて現れる。
一方、スイツチングトランジスタ６のカツトオ
フによつて上記差動増幅器のトランジスタ９の入
力側の負帰還回路が断たれることになり、差動増
幅器の利得が裸利得まで増大して入力信号がスイ
ツチングトランジスタ６を通過してゲート作用が
なくなるおそれが生じる。つまり、差動増幅器を
構成している一方のトランジスタ８に加わつた入
力信号（雑音）は上述のように大幅に増幅されて
差動増幅器の出力側に出てくる結果、トランジス
タ１１，１２を通過してトランジスタ６に伝わ
る。
フによつて上記差動増幅器のトランジスタ９の入
力側の負帰還回路が断たれることになり、差動増
幅器の利得が裸利得まで増大して入力信号がスイ
ツチングトランジスタ６を通過してゲート作用が
なくなるおそれが生じる。つまり、差動増幅器を
構成している一方のトランジスタ８に加わつた入
力信号（雑音）は上述のように大幅に増幅されて
差動増幅器の出力側に出てくる結果、トランジス
タ１１，１２を通過してトランジスタ６に伝わ
る。
ここでトランジスタ６及び１３の等価回路は、
第３図のように示せるので、トランジスタ６に伝
わつてきた信号電位（トランジスタ１２のエミツ
タ電位）が（VBE＋トランジスタ１４のベース電
位）より大きいと信号はトランジスタ６を通過し
てしまいゲート回路はゲート作用がなくなること
になる。これを防止するために、トランジスタ１
６，１７，１８からなる電流リミツタ回路が用い
られる。スイツチングトランジスタ６のコレク
タ・エミツタ間電圧VCEはトランジスタ６のベー
ス電流が流れている場合、通常ほぼ0Vとなりト
ランジスタ６はオンとなる。従つてトランジスタ
１４，１５によるダーリントン接続のエミツタフ
オロワ増幅回路のトランジスタ１４のベースとト
ランジスタ１５のエミツタ間の電位差はトランジ
スタ１６のベースとトランジスタ１７のエミツタ
間の電位差と等しい。この状態においてトランジ
スタ１７のエミツタ電流が非常に小さくなるよう
にトランジスタ１６，１７のBBE（ベース・エミ
ツタ間電圧）−IC（コレクタ電流）特性を設定す
る。これによりトランジスタ６がオンの時、トラ
ンジスタ１６，１７及び１８はほぼカツトオフ状
態になる。トランジスタ６のベース電流が０にな
ると、そのエミツタ・コレクタ間がオフとなつて
レベル保持用コンデンサ７でその直前の電圧が保
持される。この時、トランジスタ１２のエミツタ
電圧が高くなると、トランジスタ１６のベースと
トランジスタ１７のエミツタ間の電位差が大きく
なり、トランジスタ１７のエミツタ電流が流れ、
トランジスタ１２のエミツタ電流を下げるように
動作すると共に、トランジスタ１７のコレクタ電
流がトランジスタ１８のベースに流れ込み、トラ
ンジスタ１８のコレクタ電流が増大し、トランジ
スタ１１のベース電圧を大きく引き下げる。
第３図のように示せるので、トランジスタ６に伝
わつてきた信号電位（トランジスタ１２のエミツ
タ電位）が（VBE＋トランジスタ１４のベース電
位）より大きいと信号はトランジスタ６を通過し
てしまいゲート回路はゲート作用がなくなること
になる。これを防止するために、トランジスタ１
６，１７，１８からなる電流リミツタ回路が用い
られる。スイツチングトランジスタ６のコレク
タ・エミツタ間電圧VCEはトランジスタ６のベー
ス電流が流れている場合、通常ほぼ0Vとなりト
ランジスタ６はオンとなる。従つてトランジスタ
１４，１５によるダーリントン接続のエミツタフ
オロワ増幅回路のトランジスタ１４のベースとト
ランジスタ１５のエミツタ間の電位差はトランジ
スタ１６のベースとトランジスタ１７のエミツタ
間の電位差と等しい。この状態においてトランジ
スタ１７のエミツタ電流が非常に小さくなるよう
にトランジスタ１６，１７のBBE（ベース・エミ
ツタ間電圧）−IC（コレクタ電流）特性を設定す
る。これによりトランジスタ６がオンの時、トラ
ンジスタ１６，１７及び１８はほぼカツトオフ状
態になる。トランジスタ６のベース電流が０にな
ると、そのエミツタ・コレクタ間がオフとなつて
レベル保持用コンデンサ７でその直前の電圧が保
持される。この時、トランジスタ１２のエミツタ
電圧が高くなると、トランジスタ１６のベースと
トランジスタ１７のエミツタ間の電位差が大きく
なり、トランジスタ１７のエミツタ電流が流れ、
トランジスタ１２のエミツタ電流を下げるように
動作すると共に、トランジスタ１７のコレクタ電
流がトランジスタ１８のベースに流れ込み、トラ
ンジスタ１８のコレクタ電流が増大し、トランジ
スタ１１のベース電圧を大きく引き下げる。
この場合、トランジスタ１１のベースにおいて
はトランジスタ１２のエミツタよりインピーダン
スが高いため、トランジスタ１８によるリミツタ
動作が行ないやすくなる。リミツタ動作が強すぎ
てトランジスタ１２のエミツタ電圧が下がりすぎ
ると、トランジスタ１６のベースとトランジスタ
１７のエミツタとの間の電位差が小さくなり、ト
ランジスタ１７のエミツタ電流が減少してトラン
ジスタ１２のエミツタ電圧が適当なレベルに設定
される。従つて、トランジスタ１６がオフとなつ
た時、そのエミツタ・コレクタ間電圧は第３図に
示すVBEより高くなることは完全に信号が遮断さ
れる。
はトランジスタ１２のエミツタよりインピーダン
スが高いため、トランジスタ１８によるリミツタ
動作が行ないやすくなる。リミツタ動作が強すぎ
てトランジスタ１２のエミツタ電圧が下がりすぎ
ると、トランジスタ１６のベースとトランジスタ
１７のエミツタとの間の電位差が小さくなり、ト
ランジスタ１７のエミツタ電流が減少してトラン
ジスタ１２のエミツタ電圧が適当なレベルに設定
される。従つて、トランジスタ１６がオフとなつ
た時、そのエミツタ・コレクタ間電圧は第３図に
示すVBEより高くなることは完全に信号が遮断さ
れる。
結果的にトランジスタ１３がオンの時はトラン
ジスタ６はどのような信号状態でもカツトオフを
保持することができる。トランジスタ６が通常の
ようにオンの時はトランジスタ１６，１７，１８
はオフとなるので上述のリミツタ動作は行なわれ
ない。
ジスタ６はどのような信号状態でもカツトオフを
保持することができる。トランジスタ６が通常の
ようにオンの時はトランジスタ１６，１７，１８
はオフとなるので上述のリミツタ動作は行なわれ
ない。
［考案の効果］
以上説明して明らかなように本考案によれば、
入力信号に雑音が入つた場合、スイツチング手段
によりゲート動作をオフさせるようなゲート回路
において、オン時に入出力の直流電位はほぼ等し
くなるので、入力信号に高周波が入つてきても出
力信号の遅延を防止でき、またオフ時にもリミツ
タ手段によりゲート作用を安定化させることがで
きる。
入力信号に雑音が入つた場合、スイツチング手段
によりゲート動作をオフさせるようなゲート回路
において、オン時に入出力の直流電位はほぼ等し
くなるので、入力信号に高周波が入つてきても出
力信号の遅延を防止でき、またオフ時にもリミツ
タ手段によりゲート作用を安定化させることがで
きる。
第１図及び第２図は夫々従来及び本考案の一実
施例を示す回路図、第３図は第２図の一部の等価
回路を示す回路図である。 １……入力端子、２……出力端子、７……コン
デンサ、３，４，５，６，８，９，１０，１１，
１２，１３，１４，１５，１６，１７，１８……
トランジスタ、R1，R2，R3，R4，R5，R6……抵
抗。
施例を示す回路図、第３図は第２図の一部の等価
回路を示す回路図である。 １……入力端子、２……出力端子、７……コン
デンサ、３，４，５，６，８，９，１０，１１，
１２，１３，１４，１５，１６，１７，１８……
トランジスタ、R1，R2，R3，R4，R5，R6……抵
抗。
Claims (1)
- 【実用新案登録請求の範囲】 (1) インピーダンス変換手段を介して加えられる
入力信号に雑音成分が含まれている時、該雑音
成分に応じた所定の制御信号によりオフとする
ことにより該雑音成分を除去するスイツチング
手段と、 上記スイツチング手段のオフ直前の出力信号
レベルを保持するレベル保持手段と、 を有するゲート回路において、 ２入力信号の差成分信号を出力し、その出力
が前記インピーダンス変換手段に与えられる差
動増幅手段と、 前記差動増幅手段の一方の入力と出力との間
に設けられ、 前記レベル保持手段により保持されたレベル
の信号を上記スイツチング手段のオン時に上記
差動増幅手段の一方の入力に負帰還出力する負
帰還手段と、 前記スイツチング手段のスイツチング動作時
に前記差動増幅手段からの出力信号のレベルを
調整する第１のリミツタ手段と、 前記スイツチング手段の入力側と前記レベル
保持手段の出力側との間に設けられ、前記スイ
ツチング手段のスイツチング動作時に前記イン
ピーダンス変換手段の出力信号のレベルを調整
する第２のリミツタ手段と、 を備え、入出力の信号レベル及び位相を略同一
にして前記スイツチング手段のオンオフ時の雑
音を低減することを特徴とするゲート回路。 (2) 前記インピーダンス変換手段は、エミツタフ
オロワ増幅部により構成されたことを特徴とす
る実用新案登録請求の範囲第１項記載のゲート
回路。 (3) 前記差動増幅手段の２つの入力に夫々略同一
値の抵抗を接続することによりその増幅度を略
１にすることを特徴とする実用新案登録請求の
範囲第１項記載のゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986028568U JPH0453065Y2 (ja) | 1986-02-27 | 1986-02-27 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986028568U JPH0453065Y2 (ja) | 1986-02-27 | 1986-02-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61149430U JPS61149430U (ja) | 1986-09-16 |
| JPH0453065Y2 true JPH0453065Y2 (ja) | 1992-12-14 |
Family
ID=30526567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986028568U Expired JPH0453065Y2 (ja) | 1986-02-27 | 1986-02-27 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0453065Y2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5199957A (ja) * | 1975-02-28 | 1976-09-03 | Mitsubishi Electric Corp | |
| JPS54139455A (en) * | 1978-04-21 | 1979-10-29 | Clarion Co Ltd | Gate circuit |
-
1986
- 1986-02-27 JP JP1986028568U patent/JPH0453065Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61149430U (ja) | 1986-09-16 |
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