JPH03822B2 - - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 本発明は電力線搬送システムのような遠隔制御
装置において、データを遠隔地へ伝送するために
使用するデータ伝送装置に関するものである。

〔背景技術〕

第１図は本発明を適用すべき一般的な遠隔制御
装置の概略構成例図を示し、送信器１０に入力さ
れたデータは伝送線１１を介して受信器１２に伝
送され、受信器１２からデータ出力として出力さ
れることになる。第２図は送信器１０から受信器
１２へ送られる伝送データのフオーマツトの１例
を示したものであり、伝送データの１フレームは
スタートマーク、チヤンネルデータ、制御データ
で構成され、それぞれのビツト数はスタートマー
ク１ビツト、チヤンネルデータ４ビツト、制御デ
ータ４ビツトであり、１回のデータ伝送では２フ
レーム伝送されるものである。第３図は伝送線１
１を介して伝送される伝送データが交流電源波形
に同期して周波数cの搬送信号により伝送される
例を示したものであり、スタートマーク及びチヤ
ンネルデータ、制御データを構成するデータ
“１”及びデータ“０”は電源波形の半サイクル
を４分割し、それぞれ４分割された各部分をサブ
ビツトとすると、スタートマークは「0101」、デ
ータ“１”は「0111」、データ“０”は「0100」
なるサブビツトで構成されるものとする。ここで
サブビツトデータ“１”に対しては搬送波が存在
し、サブビツトデータ“０”に対しては搬送波が
存在しないという形で振幅変調によるデータ伝送
が用いられるものとする。第４図は送信器１０及
び受信器１２に用いられる伝送に関する送受信ブ
ロツクを示したものであり、９は搬送波を変復調
するモデム、１はデータ伝送用の伝送回路であ
り、送信時はパラレル入力ポートに伝送したいデ
ータをロードし、伝送開始入力Ssを“Ｈ”にす
るとモデム９とのＩ／Ｏポートよりモデム９へ、
スタートマーク、チヤンネルデータ、制御データ
と順次データを送り、モデム９では各データを搬
送波に変調して伝送線１１へ供給する。また受信
時にはモデム９より順次再生されるスタートマー
クからのデータを判定し、チヤンネルデータが自
己のチヤンネルと一致したときのみ、送信器１０
からの制御データをパラレル出力端子P_Iより出力
する。また伝送終了タイミング（制御データの終
了タイミング）では伝送終了信号が出力される。
第５図は第４図に示した伝送回路１の各部のタイ
ミングを示したものであり、同図中ａは伝送すべ
きデータ、ｂは伝送開始入力Ssの入力タイミン
グ、ｃはパラレル入力ポートP_Iからデータが読込
まれるタイミング、ｄは伝送終了のタイミングを
示してあり、それぞれの伝送信号との関係は、ま
ず伝送開始入力Ssにストローブパルスが入力さ
れると、伝送回路１はモデム９へ信号伝送を開始
する。次に伝送すべき制御データの読込みは制御
データ伝送タイミングの直前で読込まれ、制御デ
ータ終了後に伝送終了パルスが出力される。

上述のような遠隔制御装置において連続したデ
ータ伝送を行なうような場合、従来はマイコンシ
ステム等を利用しそのプログラム動作により、連
続したデータの読み込み及びそれらの連続的な伝
送を行つていたものであり、このようなシステム
を用いたものにあつては回路構成が複雑であり、
小型化及び安価化の障害になる問題があつた。

〔発明の目的〕

本発明は遠隔制御装置等においてデータを遠隔
地に伝送するに際し、連続するデータを効率良く
また確実に伝送することができ、しかも回路構成
が簡略化されて小型化及び安価化が実現できるデ
ータ伝送装置を提供することを目的とするもので
ある。

〔発明の開示〕

第６図は本発明の第１発明に係る実施例のブロ
ツク図を示し、前述の第４図従来例と同様の伝送
回路１及びモデム９を有する他、キーマトリツク
ス回路２、キースキヤン回路３、先入れ先出しバ
ツフア回路４〔以下FiFoメモリ回路４という〕、
発振回路５等を有している。また第７図は第６図
回路の各部のタイミングを示したものであり、同
図ａはキースキヤン回路３からFiFoメモリ回路
４へ送られるデータ入力のタイミングを示したも
のであり、ｂはFiFoメモリ回路４の書き込みパ
ルス、ｃはFiFoメモリ回路４の出力ポートＡか
ら発振回路５へ与えられるパルスであり、FiFo
メモリ回路４にデータが残つている間このＡポー
トは“Ｈ”となつている。また同図ｄは伝送回路
１よりモデム９を介して伝送されるデータを示し
たものであり、データ１からデータ４が順次送出
されるものであり、同図ｅは伝送回路１に得られ
る伝送終了信号でFiFoメモリ回路４のデータ読
出しに用いられ同図ｆは発振回路５の発振出力で
FiFoメモリ回路４のＡポートが“Ｈ”の間は発
振出力を伝送回路１へ出力する。

かくて第６図に示す実施例では、まずキーマト
リツクス回路２によつて伝送したいデータが入力
される（ここでは４ビツトのデータを送るので最
大０〜15の16種類のデータが送られるが、ビツト
数をふやせば多種のデータを伝送できることはい
うまでもない）。このキーマトリツクス回路２の
データはキースキヤン回路３によつて４ビツト並
列データに変換され、キーマトリツクス回路２の
キーが押されるごとにキースキヤン回路３ではデ
コードした４ビツト並列データ及び書き込みパル
スが第７図ａ及びｂに示すように出力として得ら
れる。次にFiFoメモリ回路４では上記の書き込
みパルスが“Ｈ”のタイミング毎に入力データを
順次記憶して行き、このFiFoメモリ回路４内に
データが残つている間は出力ポートＡの出力は
“Ｈ”を保つ。またFiFoメモリ回路４におけるデ
ータの出力は、読み出し入力Soが“Ｈ”になる
毎にデータを出力して行き、このFiFoメモリ回
路４内のデータが空になるとデータ出力ポートは
全て“Ｌ”になるとともに出力ポートＡの出力も
“Ｌ”となる。ただし第１番目のデータ入力に対
しては読み出しパルスがなくてもデータは出力さ
れ、出力ポートＡも“Ｈ”となる。次に出力ポー
トＡが“Ｈ”の間は発振回路５は一定周期で発振
し、伝送回路１の伝送開始ポートSsへストロー
ブパルスを第７図ｆのように出力しつづける。伝
送回路１ではSsのポートに“Ｌ”から“Ｈ”へ
変化するパルス入力があるとデータ伝送を開始す
る。このときの最初に送るデータはデータ１のデ
ータであり、続く読み出しパルスでデータ２が入
力にロードされデータ２が伝送され、このように
して順次データ３、データ４と伝送される。最後
にFiFoメモリ回路４のメモリ内容が空になると、
出力ポートＡの出力が“Ｌ”となり、発振回路５
が発振を停止し、伝送回路１では伝送開始ポート
Ssが“Ｌ”となるので伝送を停止する。

第８図は本発明の第２発明に係る実施例を示
し、第６図の実施例回路のものに比べて、さらに
分周回路６とアンドゲート１３とを付加したもの
である。また第９図は第８図に示す実施例の各部
の波形を示したものであり、同図ａ及びｂはキー
スキヤン回路３からFiFoメモリ回路４へ与えら
れるデータ及び書き込みパルスであり、ｃは分周
回路６の出力パルス、ｄはFiFoメモリ回路４の
出力ポートＡの出力パルス、ｅはアンドゲート１
３の出力パルス、ｆは発振回路５の発振出力パル
スである。また同図ｇは伝送回路１及びモデム９
を介して伝送される伝送データであり、ｈは伝送
回路１からFiFoメモリ回路４への読み出しパル
ス、ｉはFiFoメモリ回路４から伝送回路１へ与
えられるデータを示すものである。

かくてこの第８図実施例回路において、分周回
路６は、キースキヤン回路３からFiFoメモリ回
路４への書き込みパルスを1/2に分周するための
もので、分周回路６の出力とFiFoメモリ回路４
の出力Ａポートの出力とのアンドをアンドゲート
１３で取り、アンドゲート１３の出力で発振回路
５の発振をコントロールする。これにより伝送回
路１の伝送開始入力端子Ssではキースキヤン回
路３の書き込みパルスが２回出力される場合毎に
データが伝送を行なうことになる。この第２発明
に係る第８図実施例回路において、キースキヤン
回路３の書き込みパルスが２回出力される毎にデ
ータ伝送を行うようにしたのは次の理由による。
第６図に示す第１発明に係る実施例のものにあつ
ては、データを連続的に伝送する場合は問題ない
が、データ伝送の間隔が１回のデータ伝送時間よ
りも十分長い場合には送るべきデータの間に不要
なデータが送られる場合がある問題があつた。す
なわちデータ１が入力されて後、データ２の入力
がない場合にはデータ１を送つた後、伝送回路１
よりの読み出しパルスによつて次のデータを送る
態勢に入るが、このときはFiFoメモリ回路４に
は送るべきデータがないことになる。これは既に
データ１の伝送した後で出力ポートＡも“Ｌ”と
なり、発振回路５も発振を停止しており、伝送回
路１の伝送開始入力Ssには入力は与えられてい
ないが、伝送回路１自身は２回伝送となつている
ので１回目を伝送した後、２回目を伝送すること
になるからである。従つてFiFoメモリ回路４の
データ出力は全て“Ｌ”となるのでこのときに送
られるデータもオール“０”のデータとなり、こ
の伝送データ“０”のモードは使用できないこと
になる問題があつたのである。かくて第８図に実
施例を示す本発明の第２発明は、上述のような第
１発明の問題点を解決するべく提供されたもので
あり、前述のように書き込みパルスが２回発生す
る毎にデータ伝送を行うため、第１発明に係るも
ののようなデータ伝送上の問題を生じることがな
い。

第１０図は上記第２発明に係る別の実施態様を
示すものであつて、第８図実施例のものに対して
さらにリセツト回路７を付加し、前記書き込みパ
ルスが発生して後一定Ｔ時間内に次の書き込みパ
ルスが発生しないとき、FiFoメモリ回路４及び
分周回路６をリセツトするようにしたものであ
る。第１１図は第１０図回路の各部の波形を示し
たものであり、ａ及びｂはキースキヤン回路３か
らFiFoメモリ回路４へ与えられるデータ及び書
き込みパルスであり、ｃは分周回路６の出力パル
ス、ｄはFiFoメモリ回路４の出力ポートＡの出
力パルス、ｅはアンドゲート１３の出力パルス、
ｆは伝送回路１、モデム９より伝送される伝送デ
ータ、ｇは伝送回路１よりFiFoメモリ回路４へ
与えられる読み出しパルス、ｈは発振回路５の発
振出力パルス、ｉはFiFoメモリ回路４から伝送
回路１へ与えられるデータ、ｊはリセツト回路７
からFiFoメモリ回路４及び分周回路６へ与えら
れるリセツトパルスであり、リセツトはアクテイ
ブハイである。かくてこの第１０図実施例回路
は、第８図実施例回路のものの場合、データ伝送
を行なうためのキー操作が奇数個のときには
FiFoメモリ回路４に最後のデータが残つたまま
であり、次のキー操作を行なつたときに最初に伝
送され受信側でのデータ判定で誤りを発生するお
それがあることに鑑みて提供されたものであり、
前述のようにキースキヤン回路３から一定時間書
き込みパルスが出力されないことによつて、リセ
ツト回路７内のコンデンサ両端電圧が所定電圧に
達し、分周回路６及びFiFoメモリ回路４をリセ
ツトする。このようにすることにより一定時間以
上キー操作が行なわれなければ分周回路６の出力
を“Ｌ”とし、FiFoメモリ回路４のメモリ内容
も全てクリアしてしまうので伝送残りのデータは
なくなり、続くキー操作によるデータ伝送が正し
く行なわれるものである。

第１２図は本発明の第３発明に係る実施例を示
すものであつて、第２発明に係る第８図実施例の
ものに対し、デコード回路８を付加したものであ
る。第１３図は第１２図回路の各部の波形を示し
たものであり、同図中ａ及びｂは夫々キースキヤ
ン回路３からFiFoメモリ回路４へ与えられるデ
ータ及び書き込みパルスであり、ｃは分周回路６
の出力パルス、ｄはFiFoメモリ回路４の出力ポ
ートＡの出力パルス、ｅはデコード回路８よりの
デコード出力であり、ここではデータ３のみデコ
ードされている例を示した。また同図ｆはアンド
ゲート１３の出力パルス、ｇは伝送回路１及びモ
デム９より伝送される伝送データであり、ここで
はデータ３の後に無関係なデータ０が伝送されて
いる。さらにｈは伝送回路１からFiFoメモリ回
路４へ与えられる読み出しパルス、ｉは発振回路
５の発振出力であり、ｊはFiFoメモリ回路４か
ら伝送回路１へ与えられるデータである。この第
１２図の回路は、前述の第２発明に係る第８図実
施例の回路のものの場合、入力データ２個毎にデ
ータ伝送を行う構成であるため、伝送終了データ
が奇数番目の入力データであるような場合に、こ
の伝送終了データが伝送されないことがある問題
を有するため、かかる問題点を解消するべく提供
されたものである。しかしてこの第１２図実施例
回路にあつては、デコード回路８はキースキヤン
回路３からの出力コードのうち伝送終了コードの
みをデコードする（ここではデータ３が伝送終了
コードの例を示した）ものであり、デコード回路
８の出力により分周回路６をセツトし、分周回路
６の出力が“１”の場合でもデコード回路８によ
り出力を“Ｈ”に強制的にかえる。このようにす
ることによりデータ３が出力された場合は常に分
周回路６の出力は“Ｈ”となり、このときFiFo
メモリ回路４の出力ポートＡは“Ｈ”となつてい
るので、アンドゲート１３の出力は“Ｈ”とな
り、発振回路５は発振し、伝送回路１は必ずデー
タ３を伝送する。このデータ３のデータが入力デ
ータの奇数番目のデータであればデータ３を送つ
た後にさらにデータ０が第１３図ｇのように送ら
れるが、このときのデータ０は伝送終了コードで
あるデータ３の後にあるので、本来伝送すべきデ
ータ０とは区別できる。また伝送終了コードのデ
ータ３の伝送が偶数番であれば第８図実施例の場
合と同様に問題なくデータが伝送されるものであ
る。

〔発明の効果〕

本発明の第１発明にあつては、伝送回路と、キ
ーマトリツクス回路と、キースキヤン回路と、先
入れ先出しバツフア回路（FiFoメモリ回路）と、
発振回路とを前述のように構成したものであるか
ら、連続するデータを効率良くかつ確実に順次伝
送することができ、しかもマイコンシステム等複
雑な回路構成を採用する必要がないため回路構成
が簡略化され、小型化及び安価化が実現できる効
果を有するものである。また第２発明にあつて
は、書き込みパルスを分周する分周回路を設けた
ものであるから、キー操作により何個かのデータ
が入力される毎にデータがまとめて伝送されるこ
とになり、データ伝送の間隔が１回のデータ伝送
時間より十分長いような場合においても何らの支
障をも生じることなく確実なデータ伝送を行うこ
とができる効果を有するものである。また第３発
明にあつては、キースキヤン回路出力を監視する
デコード回路を設けたものであるから、伝送すべ
きコードデータのうちの特定コードのデータを、
データ伝送の最後に伝送終了コードとして伝送す
るような場合にこの伝送終了コードの伝送が極く
確実かつ容易に行なわれるようになる効果を有す
るものである。

【図面の簡単な説明】

第１図は一般的な遠隔制御装置の概略ブロツク
図、第２図は同上の伝送データのフオーマツト例
図、第３図は同上の伝送信号の波形図、第４図は
同上の送受信ブロツクのブロツク図、第５図は同
上第４図回路のタイムチヤート、第６図は本発明
の第１発明に係る実施例のブロツク図、第７図は
同上第６図回路のタイムチヤート、第８図は本発
明の第２発明に係る実施例のブロツク図、第９図
は同上第８図回路のタイムチヤート、第１０図は
同上第２発明の別の実施態様のブロツク図、第１
１図は同上第１０図回路のタイムチヤート、第１
２図は本発明の第３発明に係る実施例の回路図、
第１３図は同上第１２図回路のタイムチヤートで
あり、１は伝送回路、２はキーマトリツクス回
路、３はキースキヤン回路、４は先入れ先出しバ
ツフア回路（FiFoメモリ回路）、５は発振回路、
６は分周回路、７はリセツト回路、８はデコード
回路である。

Claims (1)

1. 【特許請求の範囲】 １ 制御データの伝送に先立つて制御データを読
   み込み伝送開始入力にストローブパルスが入力さ
   れたときデータ伝送を開始するとともに１回のデ
   ータ伝送毎に伝送終了パルスを出力する伝送回路
   と、伝送データを入力するためのキーマトリツク
   ス回路と、このキーマトリツクス回路のデータを
   エンコードするキースキヤン回路と、キースキヤ
   ン回路の出力を順次入力しかつ順次出力する先入
   れ先出しバツフア回路と、この先入れ先出しバツ
   フア回路の出力により発振を制御されその出力を
   上記伝送回路に入力する発振回路とを具備して成
   ることを特徴とするデータ伝送装置。 ２ 制御データの伝送に先立つて制御データを読
   み込み伝送開始入力にストローブパルスが入力さ
   れたときデータ伝送を開始するとともに１回のデ
   ータ伝送毎に伝送終了パルスを出力する伝送回路
   と、伝送データを入力するためのキーマトリツク
   ス回路と、このキーマトリツクス回路のデータを
   エンコードするキースキヤン回路と、キースキヤ
   ン回路の出力を順次入力しかつ順次出力する先入
   れ先出しバツフア回路と、キースキヤン回路から
   先入れ先出しバツフア回路に入力される書き込み
   パルスを分周する分周回路と、この分周回路の出
   力と先入れ先出しバツフア回路の出力とのアンド
   出力により発振を制御されその出力を上記伝送回
   路に入力する発振回路とを具備して成ることを特
   徴とするデータ伝送装置。 ３ キースキヤン回路からの書き込みパルスが一
   定時間発生しないとき分周回路及び先入れ先出し
   バツフア回路をリセツトするリセツト回路を具備
   して成ることを特徴とする特許請求の範囲第２項
   記載のデータ伝送装置。 ４ 制御データの伝送に先立つて制御データを読
   み込み伝送開始入力にストローブパルスが入力さ
   れたときデータ伝送を開始するとともに１回のデ
   ータ伝送毎に伝送終了パルスを出力する伝送回路
   と、伝送データを入力するためのキーマトリツク
   ス回路と、このキーマトリツクス回路のデータを
   エンコードするキースキヤン回路と、キースキヤ
   ン回路の出力を順次入力しかつ順次出力する先入
   れ先出しバツフア回路と、キースキヤン回路から
   先入れ先出しバツフア回路に入力される書き込み
   パルスを分周する分周回路と、この分周回路の出
   力と先入れ先出しバツフア回路の出力とのアンド
   出力により発振を制御されその出力を上記伝送回
   路に入力する発振回路と、上記キースキヤン回路
   のデータ出力を監視し特定データ出力が検出され
   たとき上記分周回路を強制的にセツトするデコー
   ド回路とを具備して成ることを特徴とするデータ
   伝送装置。