JPH0383295A - センスアンプ - Google Patents

センスアンプ

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JPH0383295A
JPH0383295A JP1218193A JP21819389A JPH0383295A JP H0383295 A JPH0383295 A JP H0383295A JP 1218193 A JP1218193 A JP 1218193A JP 21819389 A JP21819389 A JP 21819389A JP H0383295 A JPH0383295 A JP H0383295A
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sense amplifier
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memory
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    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は半導体記憶装置に係り、特に１ビットの情報を
真補の２個のメモリセルで記憶する方式の半導体記憶装
置に用いられるセンスアンプに間する。
［従来の技術］ 従来の技術（特願昭６３−１５８７４２号）を第２図〜
第３図を参照して説明する。
第２図はセンスアンプの構成図、第３図はメモリの構成
図、第４図は内部波形図である。第３図では説明簡略化
のために、メモリ構成は４ビットとしである。すなわち
２つの行線ＷＯ，Ｗｌと２対の列線Ｄｏ、例、ＤＩ、’
ｎとからなる。
メモリセルは真補で１ビットを構成する。例えば、ＭＯ
Ｏ，阿面で１ビットを構成する。第３図ではＦＡＭＯ５
（Ｆｌｏａｔｉｎｇ　　Ｇａｔｅ　　Ａｖａｌａｎｃｈ
ｅ　　Ｍｅｔａｌ　　０ｘｉｄｅ　　Ｓｅｍ１ｃｏｎｄ
ｕｃｔｏｒ）によるメモリセルを示しであるが、ＭＡＳ
Ｋ　　ＲＯＭ　（Ｍａ　ｓ　ｋ　　Ｐｒｏｇｒａｍｍａ
ｂｌｅ　　Ｒｅａｄ　　ＯｎｌｙＭｅｍｏｒｙ）のセル
にて構成しても同様である。
第３図中のＭＯＯ，Ｍｏ１．訂荀、Ｍｌｌは未プログラ
ム状態のＦＡＭＯＳセルであって、行線が選択されると
オンする。また、阿面、　訂酊、　　ＭＩＯ，研■はプ
ログラム状態のＦＡＭＯＳセルであり、この場合メモリ
セルのしきい値電圧ｖｔｈはＩＯＶ前後にシフトしてい
るため、行線が選択されてもメモリセルはオシしない。
尚、第３図中の３−１がセンスアンプであり、センスア
ンプ３−１は列選択回路３−２を介してメモリセルアレ
イ３−４に接続されている。
次に、第２図、第４図を用いてセンスアンプの動作につ
いて説明する。尚、第２図中のセンスアンプ入力対Ｓｉ
ｎ、丁茹は第３図中のセンスアンプ入力対Ｓｉｎ、丁可
に接続されるものとする。以下、行線ＷＯが選択されて
いる状態から行線ｗｏが非選択となり、行線ｗ１が選択
される場合について説明する。各々の行線ＷＯ，Ｗｌの
電位波形は第４図中のＶＷＯ，ＶＷＩで示されている。
また、列線はＤＯ。
］の対が選択されておりその状態で固定しているものと
する。
まず、行線ｗｏが選択されている状態では前述のごとく
メモリセルＭＯＯはオンしており、メモリセル「閲はオ
フしている。この状態ではセンスアンプ入力Ｓｉｎはオ
ンしているメモリセルＭＯＯに接続されており、第２図
中のインバータｌＮ２−１及びＮ型ｈｒｏｓトランジス
タＮ２−１は負帰還回路を構成しているため、センスア
ンプ入力Ｓｉｎの電位はインバータｌＮ２−１の論理し
きい値で決定されるある定常レベルに落ち着く。通常こ
の状態でのセンスアンプ入力Ｓｉｎの電位は１．２Ｖ程
度になるように設定されている。
また、この状態はＰ型ＭＯ５）ランジスタＰ２−１、　
Ｎ型ＭＯ５）ランジスタＮ２−１を経由してメモリセル
ＭＯＯに定常電流が流れている状態である。
この定常電流値はメモリセルＭＯＯの特性によって決定
され、通常、メモリセルＭＯＯのドレイン電位１．２Ｖ
程度では電流値は１００μ八程度である。
一方、センスアンプ人カタ丘にはメモリセルＭ面が接続
されており、メモリセルＭＯＯはオフしているため、Ｐ
型ＭＯ５）ランジスタＰ２−２．Ｎ型ＭＯ５）ランジス
タＮ２−２を経由して電流が流れ込み、センスアンプ入
力Ｔ１の電位がインバータｌＮ２−２の論理しきい値以
上になるとＮ型ＭＯＳトランジスタＮ２−２がオフし、
そのレベルにセンスアンプ入力丁ｎは固定される。この
状態では定常電流は流れないため、Ｐ型ＭＯ３）ランジ
スタＰ２−２ならびにカレントミラー接続されたＰ型Ｍ
ＯＳトランジスタＰ２−４はオフする。
一方、前述のごとくＰ型ＭＯ５）ランジスタＰ２−１に
は定常電流が流れており、カレントミラー接続によって
その電流値は増幅され、Ｐ型ＭＯＳトランジスタＰ２−
３．Ｎ型ＭＯ５）ランジスタＮ２−３に流そうとするが
、Ｐ型ＭＯ５）ランジスタＰ２−４がオフし、節点２−
５が接地レベルになると、Ｎ型ＭＯ５）ランジスタＮ２
−３がオフし、Ｐ型ＭＯＳ）ランジスタＰ２−３を経由
してセンスアンプ出力５ｏｕｔは電源レベルになる。
この状態が行線ＷＯが選択、行線Ｗｌが非選択の時の状
態である。
次に、行線ＷＯが非選択となり、行線Ｗ１が選択される
と、センスアンプ入力ＳｉｎにはメモリセルＭＩＯが接
続され、センスアンプ入力丁ヤにはメモリセルＭＩＯが
接続される。
この場合、メモリセルＭＩＯはオフし、メモリセルＭＩ
Ｏがオンするため、センスアンプ３−１は前述の場合と
全く相補の動作をし、センスアンプ入力対の電位ＶＳｉ
ｎ、　　ＶＳｉｎのレベルは互いに逆状態に変遷し、セ
ンスアンプ出力５ｏｕｔは接地レベルとなる。上記した
一連の動作における時間軸に対する各部の電位変遷の様
子を第４図中に実線で示す。
［発明が解決しようとする課題］ 上述した従来のセンスアンプでは、オン状態にあるメモ
リセル例の列線電位は約１．２Ｖであり、オフ状態にあ
るメモリセル側の列線電位はインバータｌＮ２−１もし
くはｌＮ２−２の出力がＮ型ＭＯＳトランジスタＮ２−
１もしくはＮ２−２をカットオフするときの電位である
。
インバータｌＮ２−１及びｔＮ２−２はＤＣ的にはオン
状態にあるメモリセル例の列線電位＋５０ｍＶ程度でト
ランジスタＮ２−１．Ｎ２−２をカットオフするが、イ
ンバータｌＮ２−１及びｌＮ２−２自身に遅延があるた
め、前述のレヘルよりも実際には列線電位は高いレベル
となる。オフ状態のメモリセル選択からオン状態のメモ
リセル選択へ移行した場合、列線電位を下げ、トランジ
スタＮ２−１もしくはＮ２−２をオンさせ、センスアン
プを動作させるのはメモリセルであり、前述のごとくメ
モリセルのオン状態の定常電流Ｉｏｎは約１００μＡで
あるため、わずかにオフ状態のメモリセル側の列ｖＡ電
位が余分に上昇していてもセンスアンプ動作を遅らせる
こととなる。
例えば、前述のインバータｌＮ２−１．ｌＮ２−２の遅
延によって３０ｍＶだけオフ状態のメモリセル側の列線
電位が余分に上昇したとする。また、メモリセルのオン
状態の定常電流Ｉｏｎが１００μＡであって列線の静電
容量を３０ＰＦとすると、オフセル側列線電位が余分に
上昇したことによるセンスアンプ動作の遅れは下記のよ
うな概算値が見込まれる。
（以下、余白） △Ｑ＝Ｃ・△Ｖ 上記の両式より、 ３０ＰＦ　◆３０ｍＶ １００μＡ ＝９μｓ ｉ　ニドレイン電位１．２Ｖ前後でのオン状態のメモリ
セルのドレイン電流、 Ｃ：列線の静電容量、 △Ｖ二全余分上昇したオフ状態のメモリセル例の列線電
位、 △Ｑ：列線電位１．２Ｖ前後で△Ｖ変動するときの電荷
変動量、 △ｔ：センスアンプ動作の遅れ。
［発明の従来技術に対する相違点コ 上述した従来のセンスアンプに対し、 本発明の センスアンプは、真補両方のセンスアンプ入力にそれぞ
れ負荷回路を接続するという相違点を有する。
［課題を解決するための手段］ 本発明のセンスアンプは、１ビットの情報を真補の２個
のメモリセルで記憶する方式の半導体記憶装置のセンス
アンプで、真補両方にカレントミラー増幅部があり、前
記カレントミラー増幅部の入力が列選択回路及びメモリ
セルと直列接続されたセンスアンプにおいて、前記真補
両方の入力にそれぞれメモリセルの電流駆動能力よりも
小さな電流駆動能力の負荷回路を付設したことを特徴と
する。
［実施例］ 第１図に本発明の一実施例のセンスアンプの構成を示す
。センスアンプ入力Ｓ　ｉｎ、　　Ｓ　ｉｎにそれぞれ
負荷回路Ｌｌ−１，Ｌｌ−２が接続されている以外は全
〈従来例と同一の構成である。
負荷回路Ｌ＋−１，Ｌｌ−２はそれぞれ縦積３段のメモ
リセルで構成され、そのゲートはすべて電源電位である
。これら負荷回路Ｌｌ−１，Ｌｌ−２は真補のＳ　ｉｎ
、　　Ｓ　ｉｎに接続されるが、メモリセルの１／３の
電流駆動能力しかないため、センスアンプのデータ判定
動作には影響を与えない。
メモリ構成、アドレス選択が従来例と全く同一の場合の
センスアンプ入力Ｓｉｎ、　　Ｓｉｎ及びセンスアンプ
出力５ｏｕｔの電位波形を破線で第４図に示す。
第４図に示すように、例えばセンスアンプ入力Ｓｉ、ｎ
の電位Ｖ’ＳｉｎはインバータｌＮ２−２の遅延によっ
て一旦余分に電位が上昇するが、その後、負荷回路と負
帰還回路部ｌＮ２−２．Ｎ２−２によって余分に上昇し
た電位が下がる。従って、センスアンプ出力電位Ｖ’５
ｏｕｔの変化タイミングが、従来例ＶＳｏｕｔに比べて
早くなり、センスアンプの動作スピードが迅速化される
。
尚、本発明における負荷回路は前述の実施例に示したも
のに限らず、センスアンプのデータ判定動作に影響を与
えない程度にメモリセルに比較して十分電流駆動能力が
小さく、次のリートサイクルまでに余分に上昇した列線
レベルを回復させるものであれば他にも種々考えられる
。
例えば、上記制約を満足する範囲内であれば、第５図に
示すように、負荷回路部のメモリセルの縦積段数を増や
す、あるいは第６図に示すように負荷回路を拡散層、ポ
リシリコン等で形成される単純な抵抗体とするなどの実
施例が考えられる。
［発明の効果］ 以上説明したように、本発明は真補両方のセンスアンプ
入力に負荷回路を接続することにより、オフ状態にある
メモリセル側の列線電位を極力低くてきるため、第４図
の破線で示すように、センスアンプの動作スピードを速
めることができる。
【図面の簡単な説明】
第１図は本発明の一実施例に係るセンスアンプの構成図
、第２図は従来例のセンスアンプの構成図、第３図は半
導体記憶装置の全体構成図、第４図は内部波形図、第５
図、第６図はそれぞれ負荷回路の変形例を示す構成図で
ある。 ＰＩ−１〜ＰＩ−４゜ Ｐ２−１〜Ｐ２−４・・・・Ｐ型ＭＯ５）ランジスタ、
Ｎ１−１−Ｎ１−４゜ Ｎ２−１〜Ｎ２−４・ ・Ｎ型ＭＯ５）ランジスタ、 ｌＮ２−１．　　ｌＮ２−２゜ ｌＮｌ−１，ｌＮｌ−２・・・インバータ、１−１〜１
−５゜ ２−１〜２−５・・・・・節点、 Ｓ　ｉｎ、　　丁可・・・ ５ｏｕｔ　＃　・　４　＃　・ ｗｏ、ｗｔ・　・　・　・ Ｌｌ−１，Ｌｌ−２・ ・センスアンプ入力対、 ・センスアンプ出力、 ・行線、 ・負荷回路、 ＤＯ，’ｍで。 ＤＩ、　　酊−−−−、、、、列線対、３−１　・ ・センスアンプ、 ＭＯＯ，ＭＯＯ〜Ｍｌｌ。 Ｍｌｌ−−−、、、、、、、メモリセル対、３−２・・
・・・・・・・列選択回路、３−３・・・・・・・・・
行選択回路、３−４・・・・・・・・・メモリセルアレ
イ。

Claims (1)

    【特許請求の範囲】
  1. 　１ビットの情報を真補の２個のメモリセルで記憶する
    方式の半導体記憶装置のセンスアンプで、真補両方にカ
    レントミラー増幅部があり、前記カレントミラー増幅部
    の入力が列選択回路及びメモリセルと直列接続されたセ
    ンスアンプにおいて、前記真補両方の入力にそれぞれメ
    モリセルの電流駆動能力よりも小さな電流駆動能力の負
    荷回路を付設したことを特徴とするセンスアンプ。
JP21819389A 1989-08-24 1989-08-24 センスアンプ Expired - Lifetime JPH0793033B2 (ja)

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