JPH0384623U - - Google Patents

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JPH0384623U
JPH0384623U JP14620689U JP14620689U JPH0384623U JP H0384623 U JPH0384623 U JP H0384623U JP 14620689 U JP14620689 U JP 14620689U JP 14620689 U JP14620689 U JP 14620689U JP H0384623 U JPH0384623 U JP H0384623U
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JP
Japan
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signal
input signal
delayed
multiplier
feedback device
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JP14620689U
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  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Control Of Amplification And Gain Control (AREA)

Description

【図面の簡単な説明】
第１図は本考案のフイードバツク装置の一実施
例の構成を示すブロツク図、第２図は第１図の実
施例におけるハイパスフイルタの一実施例の構成
を示すブロツク図、第３図は第１図の実施例にお
けるシフト加算器の一実施例の構成を示すブロツ
ク図、第４図は第３図の実施例の動作を説明する
タイミングチヤート、第５図は本考案のフイール
ドバツク装置の他の実施例の構成を示すブロツク
図、第６図は従来のフイードバツク装置の一例の
構成を示すブロツク図である。 １……Ａ／Ｄコンバータ、２……加算器、３…
…遅延器、４……乗算器、５……乗数発生器、６
……Ｄ／Ａコンバータ、１１……ハイパスフイル
タ、１２……減算器、１３……シフト加算器、３
１……セレクタ、３２……ラツチ回路、３３……
ビツトシフタ、３４……アンドアレイ、３５……
シフトレジスタ、３６……加算器、３７，３８…
…ラツチ回路。

Claims (1)

  1. 【実用新案登録請求の範囲】 (1) デイジタル入力信号から遅延信号を減算す
    る減算手段と、 前記減算手段の出力を所定時間遅延する遅延手
    段と、 前記遅延手段により遅延された信号に所定の乗
    数を乗算する演算を、前記乗数の各ビツトに対応
    して所定ビツトシフトした前記入力信号を四捨五
    入するとともに、前記乗数の各ビツトの重みに対
    応して累積加算することにより行い、前記遅延信
    号として前記減算手段に出力するシフト加算手段
    とを備えるフイードバツク装置。 (2) 前記フイードバツク装置は、前記入力信号
    をその直流成分を除去した後、前記減算手段に供
    給するフイルタ手段をさらに備える請求項１に記
    載のフイールドバツク装置。 (3) デイジタル入力信号を遅延信号と加算する
    加算手段と、 前記加算手段の出力を所定時間遅延する遅延手
    段と、 前記遅延手段により遅延された信号に所定の乗
    数を乗算する演算を、前記乗数の各ビツトに対応
    して所定ビツトシフトした前記入力信号を、前記
    乗数の各ビツトの重みに対応して累積加算するこ
    とにより行い、前記遅延信号として前記加算手段
    に出力するシフト加算手段と、 前記入力信号の極性を検出し、その極性に対応
    して前記シフト加算手段に切り捨て又は四捨五入
    の演算を行なわせる極性判定手段とを備えるフイ
    ードバツク装置。 (4) 前記フイードバツク装置は、前記入力信号
    をその直流成分を除去した後、前記加算手段に供
    給するフイルタ手段をさらに備える請求項３に記
    載のフイードバツク装置。
JP14620689U 1989-12-19 1989-12-19 Pending JPH0384623U (ja)

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