JPH0470773B2 - - Google Patents
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- JPH0470773B2 JPH0470773B2 JP58036590A JP3659083A JPH0470773B2 JP H0470773 B2 JPH0470773 B2 JP H0470773B2 JP 58036590 A JP58036590 A JP 58036590A JP 3659083 A JP3659083 A JP 3659083A JP H0470773 B2 JPH0470773 B2 JP H0470773B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- amorphous semiconductor
- electrode
- source
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
Description
【発明の詳細な説明】
(1) 本発明はアモルフアス半導体を用いる薄膜ト
ランジスタの製造方法に関するものである。
ランジスタの製造方法に関するものである。
(2) 技術の背景
電界効果型薄膜トランジスタはガラス板等の適
宜の基板にゲート電極、ゲート絶縁膜、アモルフ
アス半導体であるアモルフアスシリコン層、ソー
ス及びドレイン電極を設けたものであり、例えば
マトリクス状に区分された大型の液晶デイスプレ
イの駆動素子として注目されている。
宜の基板にゲート電極、ゲート絶縁膜、アモルフ
アス半導体であるアモルフアスシリコン層、ソー
ス及びドレイン電極を設けたものであり、例えば
マトリクス状に区分された大型の液晶デイスプレ
イの駆動素子として注目されている。
第１図はその１例を示し、Ｓはソース電極、Ｇ
はゲート電極である。これらはマトリクスの縦
線、横線を構成する。Ｄはドレイン電極で大きな
面積を持つ矩形でｂ図に示すように対向電極ITO
と共に液晶パネルの１対の電極を構成し、これら
の電極の間に液晶が封入される。電極間隔Ｌは
10μm程度である。ソース電極Ｓおよびゲート電
極Ｇを選択する、つまり電圧を印加すると、それ
らの選択ソース、ゲート電極と共にFETを構成
するドレインＤにソース電圧が加わり、当該ドレ
インと対向電極ITO間の液晶の配列が変り、その
部分が透過性になつて白く（あるいは非透過性に
なり黒く）見える。繊細な画像を表現するには多
数の微小画素が必要であり、また画面には或る程
度の大きさが必要であるからそれを例えばA4版
としても数mm角のチツプを用いるICなどから見
れば極めて大きなものとなり、かかる用途には薄
膜トランジスタが適している。
はゲート電極である。これらはマトリクスの縦
線、横線を構成する。Ｄはドレイン電極で大きな
面積を持つ矩形でｂ図に示すように対向電極ITO
と共に液晶パネルの１対の電極を構成し、これら
の電極の間に液晶が封入される。電極間隔Ｌは
10μm程度である。ソース電極Ｓおよびゲート電
極Ｇを選択する、つまり電圧を印加すると、それ
らの選択ソース、ゲート電極と共にFETを構成
するドレインＤにソース電圧が加わり、当該ドレ
インと対向電極ITO間の液晶の配列が変り、その
部分が透過性になつて白く（あるいは非透過性に
なり黒く）見える。繊細な画像を表現するには多
数の微小画素が必要であり、また画面には或る程
度の大きさが必要であるからそれを例えばA4版
としても数mm角のチツプを用いるICなどから見
れば極めて大きなものとなり、かかる用途には薄
膜トランジスタが適している。
(3) 従来技術と問題点
従来から使用されている自己整合を用いない薄
膜トランジスタではゲートとソース並びにドレイ
ン間の大きな重なりによる寄生容量のため、パル
ス的な応答速度が遅くくなるという欠点があつ
た。またこれをアモルフアスシリコン等の抵抗の
高い半導体を用いる製造工程から観た場合、これ
らの重なりが無くなるとソースあるいはドレイン
部に大きな直列抵抗が挿入されることになるため
精密なマスクが要求され、更に高い位置合わせ精
度も要求されるという欠点があつた。そのためゲ
ート電極をマスクとしてソース及びドレイン電極
を形成する自己整合型薄膜トランジスタが開発さ
れている。
膜トランジスタではゲートとソース並びにドレイ
ン間の大きな重なりによる寄生容量のため、パル
ス的な応答速度が遅くくなるという欠点があつ
た。またこれをアモルフアスシリコン等の抵抗の
高い半導体を用いる製造工程から観た場合、これ
らの重なりが無くなるとソースあるいはドレイン
部に大きな直列抵抗が挿入されることになるため
精密なマスクが要求され、更に高い位置合わせ精
度も要求されるという欠点があつた。そのためゲ
ート電極をマスクとしてソース及びドレイン電極
を形成する自己整合型薄膜トランジスタが開発さ
れている。
第２図は自己整合形薄膜トランジスタを示す図
であり、１はガラス基板、２はゲート電極、３は
ゲート絶縁膜、４はソース電極、５はドレイン電
極、６は半導体層であるアモルフアスシリコン層
をそれぞれ示している。
であり、１はガラス基板、２はゲート電極、３は
ゲート絶縁膜、４はソース電極、５はドレイン電
極、６は半導体層であるアモルフアスシリコン層
をそれぞれ示している。
この自己整合型薄膜トランジスタはゲート絶縁
膜３とアモルフアスシリコン層６との界面がその
安定動作のために製造プロセス中は清浄に保たれ
ている必要があるが、このような構造の場合、一
旦真空を破りパターン形成を行なう必要があるた
めその界面の汚染が避けられないという欠点があ
つた。このため第３図に示す如き自己整合型薄膜
トランジスタが提案されている。同図において、
１０はガラス基板、１１はゲート電極、１２はゲ
ート絶縁膜、１３はソース電極、１４はドレイン
電極、１５は第１のアモルフアス半導体層、１６
は第２のアモルフアス半導体層をそれぞれ示して
いる。この薄膜トランジスタはゲート絶縁膜１２
の表面に第１のアモルフアス半導体層１５が形成
され、その上にソース及びドレイン電極１３，１
４及び第２のアモルフアス半導体層１６が積層形
成されている点で第２図の薄膜トランジスタと異
なつている。そしてこのゲート絶縁膜１２と第１
のアモルフアス半導体層１５との形成は、先ずシ
ランガス（SiH4）と亜酸化窒素（N2O）の混合
雰囲気を用いてプラズマCVD法により二酸化シ
リコンのゲート絶縁膜１２を形成後この真空状態
を破ることなくガスを切換え、シランガス雰囲気
にして連続的にアモルフアスシリコンの第１のア
モルフアス半導体層１５を形成することができ
る。従つてチヤンネルを形成するゲート絶縁膜１
２と第１のアモルフアス半導体層１５との界面は
汚染されることがない。
膜３とアモルフアスシリコン層６との界面がその
安定動作のために製造プロセス中は清浄に保たれ
ている必要があるが、このような構造の場合、一
旦真空を破りパターン形成を行なう必要があるた
めその界面の汚染が避けられないという欠点があ
つた。このため第３図に示す如き自己整合型薄膜
トランジスタが提案されている。同図において、
１０はガラス基板、１１はゲート電極、１２はゲ
ート絶縁膜、１３はソース電極、１４はドレイン
電極、１５は第１のアモルフアス半導体層、１６
は第２のアモルフアス半導体層をそれぞれ示して
いる。この薄膜トランジスタはゲート絶縁膜１２
の表面に第１のアモルフアス半導体層１５が形成
され、その上にソース及びドレイン電極１３，１
４及び第２のアモルフアス半導体層１６が積層形
成されている点で第２図の薄膜トランジスタと異
なつている。そしてこのゲート絶縁膜１２と第１
のアモルフアス半導体層１５との形成は、先ずシ
ランガス（SiH4）と亜酸化窒素（N2O）の混合
雰囲気を用いてプラズマCVD法により二酸化シ
リコンのゲート絶縁膜１２を形成後この真空状態
を破ることなくガスを切換え、シランガス雰囲気
にして連続的にアモルフアスシリコンの第１のア
モルフアス半導体層１５を形成することができ
る。従つてチヤンネルを形成するゲート絶縁膜１
２と第１のアモルフアス半導体層１５との界面は
汚染されることがない。
しかしこの自己整合型薄膜トランジスタは、ア
モルフアスシリコンとオーミツクな接続が得られ
る電極材料はアルミニウムのみであり、このアル
ミニウムを電極材料に用いると、液晶の製造プロ
セスで配向膜の形成時に300℃程度の加熱が必要
であるため、この加熱によりアルミニウムがアモ
ルフアスシリコン層に拡散してしまい、初期特性
が維持できなくなり、液晶の駆動回路として
ON・OFF電流比の幅が大きくとれず液晶のコン
トラストを悪化させるという欠点があつた。
モルフアスシリコンとオーミツクな接続が得られ
る電極材料はアルミニウムのみであり、このアル
ミニウムを電極材料に用いると、液晶の製造プロ
セスで配向膜の形成時に300℃程度の加熱が必要
であるため、この加熱によりアルミニウムがアモ
ルフアスシリコン層に拡散してしまい、初期特性
が維持できなくなり、液晶の駆動回路として
ON・OFF電流比の幅が大きくとれず液晶のコン
トラストを悪化させるという欠点があつた。
(4) 発明の目的
本発明は上記従来の欠点に鑑み、初期特性の維
持が可能で、液晶の駆動回路に用いた場合にその
コントラストを良好になし得る自己整合型薄膜ト
ランジスタを提供することを目的とするものであ
る。
持が可能で、液晶の駆動回路に用いた場合にその
コントラストを良好になし得る自己整合型薄膜ト
ランジスタを提供することを目的とするものであ
る。
(5) 発明の構成
そしてこの目的は本発明によれば、ガラス基板
２０上にゲート電極２１、ゲート絶縁膜２２及び
第１のアモルフアス半導体層２３を順次積層する
工程と、該第１のアモルフアス半導体層２３の上
にポジ型レジストを塗布し、ガラス基板２０側か
ら露光してゲート電極２１の上方にレジスト膜２
４を形成する工程と、第１のアモルフアス半導体
層２３及びレジスト膜２４の上に、リン、ボロン
等をドープしたn+又はp+アモルフアス半導体層
２５をグロー放電分解法により形成し、その上に
ソース・ドレイン電極材料２６を被着する工程
と、リフトオフ法により、前記レジスト膜２４と
共にその上のn+又はp+アモルフアス半導体層２
５及び電極材料２６を除去して縁端がゲート電極
２１に整合したソース電極２７及びドレイン電極
２８を形成する工程と、該ソース電極２７、ドレ
イン電極２８及びその間のギヤツプの上に250〜
350℃の温度でプラズマCVD法により第２のアモ
ルフアス半導体層２９を形成すると共に、その温
度により前記n+又はp+アモルフアス半導体層２
５を活性化する工程、とより成ることを特徴とす
る自己整合型薄膜トランジスタの製造方法を提供
することによつて達成される。
２０上にゲート電極２１、ゲート絶縁膜２２及び
第１のアモルフアス半導体層２３を順次積層する
工程と、該第１のアモルフアス半導体層２３の上
にポジ型レジストを塗布し、ガラス基板２０側か
ら露光してゲート電極２１の上方にレジスト膜２
４を形成する工程と、第１のアモルフアス半導体
層２３及びレジスト膜２４の上に、リン、ボロン
等をドープしたn+又はp+アモルフアス半導体層
２５をグロー放電分解法により形成し、その上に
ソース・ドレイン電極材料２６を被着する工程
と、リフトオフ法により、前記レジスト膜２４と
共にその上のn+又はp+アモルフアス半導体層２
５及び電極材料２６を除去して縁端がゲート電極
２１に整合したソース電極２７及びドレイン電極
２８を形成する工程と、該ソース電極２７、ドレ
イン電極２８及びその間のギヤツプの上に250〜
350℃の温度でプラズマCVD法により第２のアモ
ルフアス半導体層２９を形成すると共に、その温
度により前記n+又はp+アモルフアス半導体層２
５を活性化する工程、とより成ることを特徴とす
る自己整合型薄膜トランジスタの製造方法を提供
することによつて達成される。
(6) 発明の実施例
以下本発明実施例を図面によつて詳述する。
第４図は本発明による自己整合型薄膜トランジ
スタの製造方法を説明するための図であり、ａ〜
ｆはその製造工程を示す。同図において、２０は
ガラス基板、２１はゲート電極、２２はゲート絶
縁膜、２３は第１のアモルフアス半導体層として
の水素化アモルフアスシリコン層、２４はホトレ
ジスト、２５はリン又はボロンをドープしたアモ
ルフアスシリコン層、２６はソース、ドレイン電
極用材料、２７はソース電極、２８はドレイン電
極、２９は第２のアモルフアス半導体層、３０は
保護膜をそれぞれ示す。
スタの製造方法を説明するための図であり、ａ〜
ｆはその製造工程を示す。同図において、２０は
ガラス基板、２１はゲート電極、２２はゲート絶
縁膜、２３は第１のアモルフアス半導体層として
の水素化アモルフアスシリコン層、２４はホトレ
ジスト、２５はリン又はボロンをドープしたアモ
ルフアスシリコン層、２６はソース、ドレイン電
極用材料、２７はソース電極、２８はドレイン電
極、２９は第２のアモルフアス半導体層、３０は
保護膜をそれぞれ示す。
図により本発明方法を説明すると、先ずａ図の
如くガラス基板２０の上にゲート電極２１を形成
し、次いでSiO2、Si3N4等のゲート絶縁膜２２を
プラズマCVD法で形成し、その上に真空を破ら
ずに第１のアモルフアス半導体層２３として50Å
〜1000Åのノンドープａ−Si：Ｈ膜をプラズマ
CVD法で形成する。
如くガラス基板２０の上にゲート電極２１を形成
し、次いでSiO2、Si3N4等のゲート絶縁膜２２を
プラズマCVD法で形成し、その上に真空を破ら
ずに第１のアモルフアス半導体層２３として50Å
〜1000Åのノンドープａ−Si：Ｈ膜をプラズマ
CVD法で形成する。
次にｂ図の如くポジ型レジストをスピンコート
し、ベーク後、基板背面より露光し、ゲート２１
と自己整合されたパターン２４を形成する。
し、ベーク後、基板背面より露光し、ゲート２１
と自己整合されたパターン２４を形成する。
次にｃ図の如くPH3を200ppm〜１％含んだ
SiH4のプラズマCVD法にてn+a−Si：Ｈ膜２５
を形成し、その上にNiCrあるいはAl等の電極材
料２６を被着後、リフトオフし不要な部分の電極
およびn+a−Si：Ｈ層およびノンドープａ−Si：
Ｈ層をエツチングしてｄ図の如き素子を得る。
SiH4のプラズマCVD法にてn+a−Si：Ｈ膜２５
を形成し、その上にNiCrあるいはAl等の電極材
料２６を被着後、リフトオフし不要な部分の電極
およびn+a−Si：Ｈ層およびノンドープａ−Si：
Ｈ層をエツチングしてｄ図の如き素子を得る。
次にｅ図の如く250゜〜350℃にて第２のアモル
フアス半導体層２９としてノンドープａ−Si：Ｈ
膜をプラズマCVD法で形成し、引続き真空を破
らずに保護膜３０としてSiO2あるいはSi3N4をプ
ラズマCVD法で形成する。
フアス半導体層２９としてノンドープａ−Si：Ｈ
膜をプラズマCVD法で形成し、引続き真空を破
らずに保護膜３０としてSiO2あるいはSi3N4をプ
ラズマCVD法で形成する。
最後にｆ図の如く第２のアモルフアス半導体層
２９及び保護膜３０の不要部を除去して完成す
る。
２９及び保護膜３０の不要部を除去して完成す
る。
以上の工程の中で、ｅ図に示した工程では第２
のアモルフアス半導体層２９及び保護膜３０を
250〜350℃で形成しているため、さきに低温で形
成したＰドープn+a−Si：Ｈ層２５が活性化しホ
ールに対するブロツキング層となり良好なON／
OFF電流比を有する安定なTFTとなる。
のアモルフアス半導体層２９及び保護膜３０を
250〜350℃で形成しているため、さきに低温で形
成したＰドープn+a−Si：Ｈ層２５が活性化しホ
ールに対するブロツキング層となり良好なON／
OFF電流比を有する安定なTFTとなる。
第５図は本発明方法により形成された自己整合
型薄膜トランジスタのドレイン電流IDとゲード電
圧VGとの関係特性を従来例と比較して示した図
である。同図において曲線Ａは本発明の場合、曲
線Ｂは従来例の場合をそれぞれ示す。図より従来
例では、ゲート電圧がOV附近より以下で電極材
料の拡散によるホールのアキユムレーシヨンで流
れる電流が増加しているが、本発明の場合は正常
な初期特性を維持していることがわかる。
型薄膜トランジスタのドレイン電流IDとゲード電
圧VGとの関係特性を従来例と比較して示した図
である。同図において曲線Ａは本発明の場合、曲
線Ｂは従来例の場合をそれぞれ示す。図より従来
例では、ゲート電圧がOV附近より以下で電極材
料の拡散によるホールのアキユムレーシヨンで流
れる電流が増加しているが、本発明の場合は正常
な初期特性を維持していることがわかる。
第６図は本発明の実施例を示す図である。同図
において、２０はガラス基板、２１はゲート電
極、２２はゲート絶縁膜、２３は第１のアモルフ
アス半導体層であるａ−Si：Ｈ層、２５，２５′
はリン又はボロンをドープしたn+a−Si：Ｈ層、
２７，２８はソース、ドレイン電極、２９は第２
のアモルフアス半導体層であるａ−Si：Ｈ層、３
０は保護層をそれぞれ示している。
において、２０はガラス基板、２１はゲート電
極、２２はゲート絶縁膜、２３は第１のアモルフ
アス半導体層であるａ−Si：Ｈ層、２５，２５′
はリン又はボロンをドープしたn+a−Si：Ｈ層、
２７，２８はソース、ドレイン電極、２９は第２
のアモルフアス半導体層であるａ−Si：Ｈ層、３
０は保護層をそれぞれ示している。
本実施例が前実施例と異なるところはソース・
ドレイン電極を、n+a−Si：Ｈ層２５／ソース、
ドレイン電極２７，２８／n+a−Si：Ｈ層２５′
と三層にしたものであるがこれは上下のノンドー
プａ−Si：Ｈと両側からオーミツクとなることを
期待したものである。
ドレイン電極を、n+a−Si：Ｈ層２５／ソース、
ドレイン電極２７，２８／n+a−Si：Ｈ層２５′
と三層にしたものであるがこれは上下のノンドー
プａ−Si：Ｈと両側からオーミツクとなることを
期待したものである。
更に今まではリンＰをドープしたａ−Si：Ｈ膜
を用いたオーミツク電極の例を示したがこの場合
はホールに対するブロツキングとなる。エレクト
ロンに対するブロツキングのオーミツク電極の際
にはボロンＢをドープしたａ−Si：Ｈ膜を用いて
全く同様の工程で行なえば良い。
を用いたオーミツク電極の例を示したがこの場合
はホールに対するブロツキングとなる。エレクト
ロンに対するブロツキングのオーミツク電極の際
にはボロンＢをドープしたａ−Si：Ｈ膜を用いて
全く同様の工程で行なえば良い。
(7) 発明の効果
以上、詳細に説明したように本発明の自己整合
型薄膜トランジスタの製造方法は、オーミツク電
極にリン又はボロンをープしたアモルフアスシリ
コンを用い、これを250〜350℃に加熱することに
より活性化することにより、初期特性を維持した
薄膜トランジスタを得ることを可能としたもので
あり、液晶表示の駆動回路に用いてそのコントラ
ストを良好にすることができるといつた効果大な
るものである。
型薄膜トランジスタの製造方法は、オーミツク電
極にリン又はボロンをープしたアモルフアスシリ
コンを用い、これを250〜350℃に加熱することに
より活性化することにより、初期特性を維持した
薄膜トランジスタを得ることを可能としたもので
あり、液晶表示の駆動回路に用いてそのコントラ
ストを良好にすることができるといつた効果大な
るものである。
第１図は液晶デイスプレイを説明するための
図、第２図及び第３図は従来の自己整合型薄膜ト
ランジスタを説明するための図、第４図は本発明
による自己整合型薄膜トランジスタの製造方法を
説明するための図、第５図は本発明方法により形
成された自己整合型薄膜トランジスタの特性図、
第６図は他の実施例を示す図である。 図面において、２０はガラス基板、２１はゲー
ト電極、２２はゲート絶縁膜、２３は第１のアモ
ルフアス半導体層、２４はホトレジスト、２５は
リン又はボロンをドープしたアモルフアスシリコ
ン層、２６はソース、ドレイン電極材料、２７は
ソース電極、２８はドレイン電極、２９は第２の
アモルフアス半導体層、３０は保護膜をそれぞれ
示す。
図、第２図及び第３図は従来の自己整合型薄膜ト
ランジスタを説明するための図、第４図は本発明
による自己整合型薄膜トランジスタの製造方法を
説明するための図、第５図は本発明方法により形
成された自己整合型薄膜トランジスタの特性図、
第６図は他の実施例を示す図である。 図面において、２０はガラス基板、２１はゲー
ト電極、２２はゲート絶縁膜、２３は第１のアモ
ルフアス半導体層、２４はホトレジスト、２５は
リン又はボロンをドープしたアモルフアスシリコ
ン層、２６はソース、ドレイン電極材料、２７は
ソース電極、２８はドレイン電極、２９は第２の
アモルフアス半導体層、３０は保護膜をそれぞれ
示す。
Claims (1)
- 【特許請求の範囲】 １ ガラス基板２０上にゲート電極２１、ゲート
絶縁膜２２及び第１アモルフアス半導体層２３を
順次積層する工程と、 該第１のアモルフアス半導体層２３の上にポジ
型レジストを塗布し、ガラス基板２０側から露光
してゲート電極２１の上方にレジスト膜２４を形
成する工程と、 第１のアモルフアス半導体層２３及びレジスト
膜２４の上に、リン、ボロン等をドープしたn+
又はP+アモルフアス半導体層２５をグロー放電
分解法により形成し、その上にソース・ドレイン
電極材料２６を被着する工程と、 リフトオフ法により、前記レジスト膜２４と共
にその上のn+はP+アモルフアス半導体層２５及
び電極材料２６を除去して縁端がゲート電極２１
に整合したソース電極２７及びドレイン電極２８
を形成する工程と、 該ソース電極２７、ドレイン電極２８及びその
間のギヤツプの上に250〜350℃の温度でプラズマ
CVD法により第２のアモルフアス半導体層２９
を形成すると共に、その温度により前記n+又は
P+アモルフアス半導体層２５を活性化する工程、 とより成ることを特徴とする自己整合型薄膜トラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58036590A JPS59163868A (ja) | 1983-03-08 | 1983-03-08 | 自己整合型薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58036590A JPS59163868A (ja) | 1983-03-08 | 1983-03-08 | 自己整合型薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59163868A JPS59163868A (ja) | 1984-09-14 |
| JPH0470773B2 true JPH0470773B2 (ja) | 1992-11-11 |
Family
ID=12473988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58036590A Granted JPS59163868A (ja) | 1983-03-08 | 1983-03-08 | 自己整合型薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59163868A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6439065A (en) * | 1987-08-04 | 1989-02-09 | Nec Corp | Thin film field-effect transistor |
| JPH01155663A (ja) * | 1987-12-14 | 1989-06-19 | Hitachi Ltd | 非晶質シリコン薄膜トランジスタ |
-
1983
- 1983-03-08 JP JP58036590A patent/JPS59163868A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59163868A (ja) | 1984-09-14 |
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