JPH0386996A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0386996A JPH0386996A JP1221440A JP22144089A JPH0386996A JP H0386996 A JPH0386996 A JP H0386996A JP 1221440 A JP1221440 A JP 1221440A JP 22144089 A JP22144089 A JP 22144089A JP H0386996 A JPH0386996 A JP H0386996A
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- Japan
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- data
- level
- input
- gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶素子を用いた半導体記憶装置におい
て、特にデータ多ビツト構成品における任意のデータビ
ットのみにデータを書き込む方法に関する。
て、特にデータ多ビツト構成品における任意のデータビ
ットのみにデータを書き込む方法に関する。
従来、データ多ビツト構成の半導体記憶装置における任
意のデータビットのみ書き込みを可能にし、他のデータ
ビットは書き込みを禁止する方法については、三菱電機
株式会社半導体事業部発行トリプルＡ Ｎｏ、２６第
１９項のライトパービット機能において論じられている
。
意のデータビットのみ書き込みを可能にし、他のデータ
ビットは書き込みを禁止する方法については、三菱電機
株式会社半導体事業部発行トリプルＡ Ｎｏ、２６第
１９項のライトパービット機能において論じられている
。
上記従来技術は、ストローブ信号の不要な非同期式の半
導体記憶装置については配慮がされておらず、非同期式
半導体記憶装置に適用する場合、ストローブ信号入力端
子を追加しなければならずＩＣパッケージサイズが大き
くなり実装密度が低下する問題があった。
導体記憶装置については配慮がされておらず、非同期式
半導体記憶装置に適用する場合、ストローブ信号入力端
子を追加しなければならずＩＣパッケージサイズが大き
くなり実装密度が低下する問題があった。
本発明の目的は、ストローブ信号を用いず任意のデータ
ビットにのみ書き込みを可能にし他のデータビットは書
き込みを禁止することにある。
ビットにのみ書き込みを可能にし他のデータビットは書
き込みを禁止することにある。
上記目的を達成するために、データ入力ゲートの入力判
定レベルを３値化し、３値中１値を書き込み禁止信号と
したものである。
定レベルを３値化し、３値中１値を書き込み禁止信号と
したものである。
３値のデータ人力レベル中ｌ値が書き込み禁止信号とな
り動作する。それにより任意のデータビットのみ書き込
みを可能にし、他のデータビットは書き込みを禁止する
ことが可能となる。
り動作する。それにより任意のデータビットのみ書き込
みを可能にし、他のデータビットは書き込みを禁止する
ことが可能となる。
以下、本発明の一実施例を第１図〜第６図により説明す
る。
る。
第１図は本発明を非同期式の１にワード×４ビット構成
のスタティックＲＡＭに適用した時のブロックダイヤグ
ラムを示す。
のスタティックＲＡＭに適用した時のブロックダイヤグ
ラムを示す。
第１図の構成は、６４列×６４行構成のメモリ素子マト
リクス１０１と、メモリ素子マトリクス１０１の中のｌ
素子をアドレス信号ＡＯ−Ａ９により選択する為の列デ
コーダ１０２及び行デコーダ１０３と、Ｃ８信号とＷＥ
倍信号よりデータ書き込み、読み出しを制御する制御回
路１０５と、制御回路１０５の信号によりデータ入力信
号を制御する入力データ制御回路１０４と、制御回路１
０５の信号により出力データを制御する出力データ制御
回路１０６より構成されている。
リクス１０１と、メモリ素子マトリクス１０１の中のｌ
素子をアドレス信号ＡＯ−Ａ９により選択する為の列デ
コーダ１０２及び行デコーダ１０３と、Ｃ８信号とＷＥ
倍信号よりデータ書き込み、読み出しを制御する制御回
路１０５と、制御回路１０５の信号によりデータ入力信
号を制御する入力データ制御回路１０４と、制御回路１
０５の信号により出力データを制御する出力データ制御
回路１０６より構成されている。
第１図の入力データ制御回路１０４内に、本発明の回路
がある。
がある。
第２図は本発明の機能表を示す。データ人カニ１０１−
Ｉ１０４のどの入力の書き込みを禁止するかはＷＥ倍信
号Ｃ８信号を”Ｌ″レベルして書き込みを禁止したいデ
ータ入力の入力レベル（■Ｉｎ）が１ｖを越え、かつ２
ｖ未満であればそのデータ入力のみが書き込みを禁止さ
れ、メモリ素子は前のデータをそのまま保持する。また
書き込みを行なう場合は、ＷＥ倍信号Ｃ８信号を”Ｌ
１ルベルにした時、データ入力の入力が１Ｖ以下であれ
ば”Ｌ”レベルがメモリ素子に書き込まれ、２ｖ以上で
あれば”Ｈ”レベルがメモリ素子に書き込まれる。
Ｉ１０４のどの入力の書き込みを禁止するかはＷＥ倍信
号Ｃ８信号を”Ｌ″レベルして書き込みを禁止したいデ
ータ入力の入力レベル（■Ｉｎ）が１ｖを越え、かつ２
ｖ未満であればそのデータ入力のみが書き込みを禁止さ
れ、メモリ素子は前のデータをそのまま保持する。また
書き込みを行なう場合は、ＷＥ倍信号Ｃ８信号を”Ｌ
１ルベルにした時、データ入力の入力が１Ｖ以下であれ
ば”Ｌ”レベルがメモリ素子に書き込まれ、２ｖ以上で
あれば”Ｈ”レベルがメモリ素子に書き込まれる。
以上の機能を実現するための回路を第３図に示す。
第３図中の入力データ制御回路３０６は、第１図中の入
力データ制御回路にデータ入出力端子■１０１〜ｌ１０
４の４人力に対応して４回路入っている。
力データ制御回路にデータ入出力端子■１０１〜ｌ１０
４の４人力に対応して４回路入っている。
次に第３図〜第６図により、この入力データ制御回路３
０６の動作を説明する。
０６の動作を説明する。
ハイレベルコンパレータ３０１は、第４図に示す機能表
の通り動作し２ｖ以上のレベルで出力が′”Ｈ”レベル
になる。またローレベルコンパレータ３０２は第５図に
示す機能表通り動作し、ＩＶ以下で”ＨＩＩレベルにな
る。またメモリ素子は、第６図に示す機能表の通り動作
し、入力（ＤＩｎ）が高インピーダンス時、書き込みを
行なわず、前サイクルデータ保持する。以上の様な機能
をもった素子からなる入力データ制御回路３０６の動作
を書き込み禁止動作と書き込み動作に分けて説明する。
の通り動作し２ｖ以上のレベルで出力が′”Ｈ”レベル
になる。またローレベルコンパレータ３０２は第５図に
示す機能表通り動作し、ＩＶ以下で”ＨＩＩレベルにな
る。またメモリ素子は、第６図に示す機能表の通り動作
し、入力（ＤＩｎ）が高インピーダンス時、書き込みを
行なわず、前サイクルデータ保持する。以上の様な機能
をもった素子からなる入力データ制御回路３０６の動作
を書き込み禁止動作と書き込み動作に分けて説明する。
まず書き込み禁止動作について説明する。
ＷＥ倍信号Ｃ８信号が”Ｌ”レベルの時、Ｎ。
Ｒゲート３０７は”Ｈ”レベルとなり、ＡＮＤゲート３
０４の出力レベルは、ＯＲゲート３０３の出力レベルに
より決まる。またＯＲゲート３０３の出力レベルは、コ
ンパレータ３０１と３０２の出力レベルによって決まる
。ここでデータ入力ｌ１０ｎに１■を越えかつ２ｖ未満
のレベルが入力された場合、コンパレータ３０１と３０
２は”Ｌ”レベルとなり、ＯＲゲート３０３どＡＮＤゲ
ート３０４の出力がそれぞれ”Ｌ”レベルとなり、トラ
イスティトゲート３０５の出力が高インピーダンスとな
り、メモリ素子３０８の入力が高インピーダンスになる
ため、メモリ素子３０８は書き込み動作を行なわず、前
サイクルデータを保持するように動作する。
０４の出力レベルは、ＯＲゲート３０３の出力レベルに
より決まる。またＯＲゲート３０３の出力レベルは、コ
ンパレータ３０１と３０２の出力レベルによって決まる
。ここでデータ入力ｌ１０ｎに１■を越えかつ２ｖ未満
のレベルが入力された場合、コンパレータ３０１と３０
２は”Ｌ”レベルとなり、ＯＲゲート３０３どＡＮＤゲ
ート３０４の出力がそれぞれ”Ｌ”レベルとなり、トラ
イスティトゲート３０５の出力が高インピーダンスとな
り、メモリ素子３０８の入力が高インピーダンスになる
ため、メモリ素子３０８は書き込み動作を行なわず、前
サイクルデータを保持するように動作する。
次に書き込み動作について説明する。ＷＥとＣ丁信号が
”Ｌ”レベルの時、ＮＯＲゲート３０７は”Ｈ”レベル
となり、ＡＮＤゲート３０４の出力レベルは、ＯＲゲー
ト３０３の出力レベルにより決まる。またＯＲゲート３
０３の出力レベルはコンパレータ３０１と３０２の出力
レベルによって決まる。ここでデータ人力■／○ｎが２
ｖ以上もしくは１■以下であればＯＲゲート３０３とＡ
ＮＤゲート３０４の出力は”Ｈ”レベルとなりトライス
ティトゲート３０５はイネイブルとなり、メモリ素子３
０８のＤＩｎ入力は、コンパレータ３０１の出力レベル
で決まる。よってデータ人カニ／○ｎが２Ｖ以上の時メ
モリ素子に”Ｈ”が書き込まれまたデータ入力Ｉ ／
Ｏｎが１ｖ以下の時”Ｌ”が書き込まれる。
”Ｌ”レベルの時、ＮＯＲゲート３０７は”Ｈ”レベル
となり、ＡＮＤゲート３０４の出力レベルは、ＯＲゲー
ト３０３の出力レベルにより決まる。またＯＲゲート３
０３の出力レベルはコンパレータ３０１と３０２の出力
レベルによって決まる。ここでデータ人力■／○ｎが２
ｖ以上もしくは１■以下であればＯＲゲート３０３とＡ
ＮＤゲート３０４の出力は”Ｈ”レベルとなりトライス
ティトゲート３０５はイネイブルとなり、メモリ素子３
０８のＤＩｎ入力は、コンパレータ３０１の出力レベル
で決まる。よってデータ人カニ／○ｎが２Ｖ以上の時メ
モリ素子に”Ｈ”が書き込まれまたデータ入力Ｉ ／
Ｏｎが１ｖ以下の時”Ｌ”が書き込まれる。
以上から、本実施例によれば、ストローブ信号が不要な
書き込み禁止機能を実現可能である。
書き込み禁止機能を実現可能である。
本発明によれば、ストローブ信号をもたない書き込み禁
止機能が可能であり、ストローブ信号をもたない非同期
式メモリへも、ＩＣパッケージの端子数を増やさずに書
き込み禁止機能を容易に実現できる。
止機能が可能であり、ストローブ信号をもたない非同期
式メモリへも、ＩＣパッケージの端子数を増やさずに書
き込み禁止機能を容易に実現できる。
第１図は本発明を非同期式のスタティックＲＡＭに適用
した場合の一実施例のブロックダイヤグラム、第２図は
、第１図のスタティックＲＡＭの機能表示図、第３図は
、第１図入力データ制御回路の回路図、第４図は第３図
のコンパレータ３０１の機能表示図、第５図は第３図の
コンパレータ３０２の機能表示図、第６図は第３図メモ
リ素子の機能表示図である。 ３０１・・・ハイレベルコンパレータ、３０２・・・ロ
ーレベルコンパレータ、３０３・・・０Ｒゲート、３０
４・・・ＡＮＤゲート、３０５・・・トライスティトゲ
ート、３０６・・・データ入力制御回路、３０７・・・
ＮＯＲゲート、３０８・・・メモリ素子、１０１・・・
メモリ素子マトリクス、１０２・・・列デコーダ、１０
３・・・行デコーダ、１０４・・・入力データ制御回路
、１０５・・・データ書込み、読み出し制御回路、１０
６・・・出力データ制御回路。 第 （ η 第 第４閉 筋６圀
した場合の一実施例のブロックダイヤグラム、第２図は
、第１図のスタティックＲＡＭの機能表示図、第３図は
、第１図入力データ制御回路の回路図、第４図は第３図
のコンパレータ３０１の機能表示図、第５図は第３図の
コンパレータ３０２の機能表示図、第６図は第３図メモ
リ素子の機能表示図である。 ３０１・・・ハイレベルコンパレータ、３０２・・・ロ
ーレベルコンパレータ、３０３・・・０Ｒゲート、３０
４・・・ＡＮＤゲート、３０５・・・トライスティトゲ
ート、３０６・・・データ入力制御回路、３０７・・・
ＮＯＲゲート、３０８・・・メモリ素子、１０１・・・
メモリ素子マトリクス、１０２・・・列デコーダ、１０
３・・・行デコーダ、１０４・・・入力データ制御回路
、１０５・・・データ書込み、読み出し制御回路、１０
６・・・出力データ制御回路。 第 （ η 第 第４閉 筋６圀
Claims (1)
- １、半導体記憶素子とアドレス制御回路と書き込み読み
出し制御回路とデータ出力回路とデータ入力回路からな
る半導体記憶装置において、データ入力回路の入力ゲー
トを、３値の入力レベルを判定するゲート又は回路にし
、３値中１値を用いて、半導体記憶素子へのデータ書き
込みを禁止しかつ半導体記憶素子がそれまで記憶してい
たデータを保持する回路を設けたことを特徴とする半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1221440A JPH0386996A (ja) | 1989-08-30 | 1989-08-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1221440A JPH0386996A (ja) | 1989-08-30 | 1989-08-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0386996A true JPH0386996A (ja) | 1991-04-11 |
Family
ID=16766777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1221440A Pending JPH0386996A (ja) | 1989-08-30 | 1989-08-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0386996A (ja) |
-
1989
- 1989-08-30 JP JP1221440A patent/JPH0386996A/ja active Pending
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