JPH0391187A - Ｆｉｆｏメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ディジタル通信機器等に使用するＦＩＦＯ（
ファーストインファーストアウト）メモリに関する。

従来の技術 第５図は、従来のＦＩＦＯメモリの構成を示している。

第５図において、５１．５２．５３はそれぞれ、図示破
線で示す各段に設けられ、１ビツト又は複数ビットの入
力データＹを記憶し、次段に出力するＤラッチ回路であ
る。

５４．５７．５１０はそれぞれ、各段のＮＡＮＤ回路、
５５．５８．５１１はそれぞれ、各段のＤフリップフロ
ラプ回路、５６．５９．５１２はそれぞれ、各段のＲ−
Ｓフリップ７０ツブ回路であり、図示破線で示すように
３段のＤラッチ回路５１．５２．５３の書き込み、読み
出しを制御する回路を構成している。

第５図にわいて、初期状態、すなわちＤラッチ回路５１
．５２．５３の全てにデータが格納されていない状態で
は、Ｒ−Ｓフリップ７０ツブ回路５６．５９．５１２は
全てリセット状態（Ｑ端子の出力信号はロウレベル）で
ある。

また、Ｄフリップフロップ回路５５．５８．５１１は全
てセット状７Ｅｌ（Ｑ端子の出力信号はハイレベル）で
あり、入力信号Ｘはロウレベル、入力信号Ｚはハイレベ
ルであり、外部クロックＧＫは連続パルスであって、デ
ータＹを後段にシフトさせるための同期クロックとして
用いられる。尚、データＹが外部クロックＣＫに同期し
てシフトするので、書き込み及び読み出しに比べて、外
部クロックＣＫは、データＹより十分速いことが必要で
ある。

先ず、上記従来例の書き込み動作を説明する。

入力信号Ｘがハイレベルになると、初段のＮＡＮＤ回路
５４の全入力信号がハイレベルになるので、ＮＡＮＤ回
路５４の出力信号がロウレベルになり、そこで、クロッ
クＣＫが立ち上がるとその立ち上がりエツジでＤフリッ
プフロップ回路５５のＱ端子の出力信号がロウレベルに
なる。

Ｄフリップフロップ回路５５のＱ端子の出力信号がロウ
レベルになると、同時にＲ−３フリツプ７０ツブ５６が
セットされるとともに、Ｄラッチ回路５１がイネーブル
状態になる。

また、Ｒ−Ｓフリップ７０ツブ５６がセットされると、
同時にＱ端子の出力信号がロウレベルになるので、ＮＡ
ＮＤ回路５４の出力信号がハイレベルに戻る。

そして、２番目のクロックでＤフリップフロップ回路５
５のＱ＠子の出力信号がハイレベルになり、したがって
、Ｄラッチ回路５１がディスエーブル状態になる。尚、
Ｄラッチ回路５１に対するデータＹの２重書き込みを防
止するために、入力信号Ｘは、３番目のりＯツクの立ち
上がりエツジの時点までに、ロウレベルに戻っている必
要がある。

上記書き込み動作における初段のＤラッチ回路５１の動
作を説明する。

前述したように、Ｄラッチ回路５１は、最初のクロック
ＣＫの立ち上がりエツジでイネーブル状態になり、２番
目のクロックＣＫの立ち上がりエツジでディスエーブル
状態になるので、入力データＹがＤラッチ回路５１に取
り込まれる。

以下、初段のＲ−Ｓフリップフロップ５６がセットされ
ると、第２段のＮＡＮＤゲート５７の全入力信号がハイ
レベルになるので、第２段の各回路は初段の各回路と同
一の動作を行う。

ここで、第２段のＤラッチ回路５８のＱ端子（ラッチ回
路５２のイネーブル信号）が初段のＲ−Ｓフリップ７０
ツブ回路５６のリセット端子Ｒに接続されているので、
Ｒ−Ｓフリップフロップ回路５６は、初段のＤラッチ回
路５１により保持されたデータが第２段のＤラッチ回路
５２に取り込まれたときにリセットされ、初段のＤラッ
チ回路５１は、新データを記憶可能な状態になる。

したがって、各段の回路が同一の回路で構成されている
ので、入力信号Ｙは、順次後段にシフトされる。

次に、上記従来例の読み出し動作を説明する。

尚、Ｄラッチ回路５１．５２．５３の全てにデータが格
納され、Ｒ−Ｓフリップ７０ツブ回路５６．５９．５１
２は全てセット状態であるものとする。

第５図において、最終段のＤラッチ回路５３により保持
されたデータが読み出されて入力信号Ｚがロウレベルに
なると、最終段のＲ−Ｓフリップフロップ回路５１２が
リセットされ、次いで、入力信号Ｚがハイレベルに戻る
と、最初のクロックＣＫの立ち上がりエツジでＤフリッ
プフロラプ回路５１１のＱ端子の出力信号がロウレベル
になる。

したがって、Ｒ−Ｓフリップ７０ツブ回路５１２がセッ
トされるとともに、Ｄラッチ回路５３がイネーブル状態
になり、また、Ｒ−Ｓフリップフロップ回路５１２がセ
ットされると、ＮＡＮＤ回路５１０の出力信号がハイレ
ベルに戻るので、次のクロックＣＫの立ち上がりエツジ
でＤフリップ７０ツブ５１１のＱ端子の出力信号がハイ
レベルになり、Ｄラッチ回路５３がディスエーブル状態
になる。

上記読み出し動作における最終段のＤラッチ回路５３の
動作を説明する。

前述したように、Ｄラッチ回路５３は、入力信号Ｚがハ
イレベルになった後最初のクロックＣＫの立ち上がりエ
ツジでイネーブル状態になり、２番目のクロックＣＫの
立ち上がりエツジでディスエーブル状態になるので、前
段のＤラッチ回路５２により保持されたデータが最終段
のＤラッチ回路５３に取り込まれ、次のデータの読み出
し可能な状態になる。

ここで、最終段のＤフリップフロップ回路５１１のＱ端
子（Ｄラッチ回路５３のイネーブル信号）が前段のＲ−
Ｓフリップ７０ツブ回路５９のリセット端子Ｒに接続さ
れているので、前段のＲ−Ｓフリップフロップ回路５９
は、前段のＤラッチ回路５２により保持されたデータが
最終段のＤラッチ回路５３に取り込まれたときにリセッ
トされる。したがって、各段の回路が同一の回路で構成
されているので、同様な動作が順次前段に引き継がれ、
データが後段にシフトされる。

発明が解決しようとする課題 しかしながら、上記従来のＦＩＦＯメモリでは、書き込
み時、読み出し時においてデータＹを１段シフトするた
めにはそれぞれ１周期、２周期の外部クロックＣＫを必
要とするので、データが全く格納されていない場合に、
データの書き込み開始後そのデータを読み出し可能な状
態になるまで、およそ「（外部クロックＣＫの１周期）
×（段数）」の時間を要し、また、データが全段に格納
されている場合に１つのデータを読み出した後新しいデ
ータを書き込み可能な状態になるまで、「（外部クロッ
クＣＫの１周期）×（段数）Ｘ２Ｊの時間を要する。

したがって、段数が多くなると、書き込みから読み出し
可能になるまでの時間や、読み出しから新しいデータを
再び書き込み可能になるまでの時間が長くなるという問
題点がある。

本発明は上記従来の問題点に鑑み、書き込み時間と読み
出し時間を短縮することができるＦＩＦＯメモリを提供
することを目的とする。

課題を解決するための手段 本発明は上記目的を達成するために、ラッチ用のゲート
信号により人力データをそのまま、又は保持して出力す
るとともに、エツジトリが用のクロックにより入力デー
タを取り込んで出力する複数の記憶回路を直列に接続し
、データが書き込まれている記憶回路を検出しない場合
に、データが書き込まれていない最後段の記憶回路にデ
ータが転送されるように前記ゲート信号を制御し、デー
タが書き込まれている記憶回路を検出した場合に、デー
タを順次次段の記憶回路にシフトするように前記ゲート
信号とクロックを制御するようにしたものである。

作用 本発明は上記構成により、記憶回路にデータが書き込ま
れていない場合には、記憶回路がＤラッチ回路として動
作し、データが１クロツクで最後段の記憶回路に書き込
まれる。

また、記憶回路にデータが書き込まれている場合には、
記憶回路がＤフリップ７０ツブとして動作してデータを
１クロツク毎にシフトし、読み出しから新しいデータを
再び書き込み可能になるまでの時間は、クロックの周期
０段数となる。

実施例 以下、図面を参照して本発明の詳細な説明する。第１図
は、本発明に係るＦＩＦＯメモリの一実施例を示すブロ
ック図、第２図は、第１図の記憶回路の詳細な構成を示
すブロック図、第３図は、第１図の制御回路の詳細な構
成を示すブロック図、第４図は、第３図の組合せ回路に
おける入出力信号の真理値を示す説明図である。

第１図において、１１〜１５はそれぞれ、各段く本実施
例では５段）に設けられ、１ビツト又は複数ビットの入
力データＤＡＴＡを記憶する回路であり、記憶回路１１
〜１５はそれぞれ、データが人力するＤ＠子と、ラッチ
用のゲート信号Ｇの入力端子と、エツジトリが用のクロ
ックＣＬＫの入力端子と、クロックＣＬＫのイネーブル
信号ＥＮの入力端子と、データを出力するＱ端子を備え
ている。

記憶回路１１〜１５はそれぞれ、ゲート信号入大端子Ｇ
がハイレベルになると、Ｄｆｉ子の入力信号をそのまま
Ｑ端子に出力し、ゲート信号入力端子Ｇがハイレベルか
らロウレベルに変化すると、そのときのＤ＠子の入力信
号を保持してＱ端子に出力するように構成されている。

すなわち、ゲート信号入力端子Ｇがハイレベルのときは
、イネーブル信号ＥＮとクロックＣＬＫは無視される。

また、記憶回路１１〜１５はそれぞれ、ゲート信号入力
端子Ｇがロウレベルの場合、イネーブル信号ＥＮがハイ
レベルになると、クロックＣＬＫの立ち上がりエツジで
Ｄ端子の入力信号を保持してＱ端子に出力し、イネーブ
ル信号ＥＮがロウレベルのときは、保持しているデータ
をそのまま出力するように構成されている。

第２図は、上記記憶回路１１〜１５の１ビツト当たりの
ロジック回路を示し、ＮＡＮＤ回路２３．２４、ＮＡＮ
Ｄ回路２５．２６、ＮＡＮＤ回路２７．２８はそれぞれ
ＲＳラッチ回路を構成している。

特にＮＡＮＤ回路２７．２８は、データを保持するため
のＲＳラッチ回路２７．２８を構成し、ＮＡＮＤ回路２
３．２４、ＮＡＮＤ回路２５．２６によりそれぞれ構成
される２つのＲＳラッチ回路は、ゲート信号Ｇがロウレ
ベルであってイネーブル信号ＥＮがハイレベルの場合、
クロックＣＬＫがロウレベルからハイレベルになる変化
時に、Ｄ端子の入力信号に応じてＲＳラッチ回路２７．
２８をセット又はリセットする信号を出力する。

第１図に戻り、１６〜１９．１１０はそれぞれ、各段に
設けられ、上記記憶回路１１〜１５の書き込み、読み出
しを制御する制御回路であり、制御回路１６〜１９．１
１０はそれぞれ、第３図及び第４図に示すように書き込
み信号ＷＲ，読み出し信号ＲＤ、入力信号ｓｎ　、前段
からの入力信号５ｎ−１、後段からの入力信号Ｓ　ｎ＋
１　により、記憶回路１１〜１５にイネーブル信号ＥＮ
を出力する組合せ回路３１と、クロックＣＬＫにより組
合せ回路３１の出力信号りを遅延して信号Ｓｎを当該段
の組合せ回路３１の入力信号Ｓｎとして帰還するととも
に、記憶回路１１〜１５に対するゲート信号Ｇと次段の
組合せ回路３１の入力信号５Ｏ−ｔと前段の組合せ回路
３１の入力信号５ａｉ１　として出力するＤフリップフ
ロラプ回路３２より構成されている。

尚、第１図に示すように、第１段の組合せ回路３１の入
力信号ｓ　ｎ−ｉはロウレベルに固定され、第５段の組
合せ回路３１の入力信号ｓｎ＋ｔはハイレベルに固定さ
れ、また、初期状態、すなわちデータが格納されていな
い状態では、制御回路１６〜１９．１１０の各Ｄフリッ
プフロラプ回路３２は全てリセット状Ｑ（Ｑ端子の出力
信号Ｓｆｌはロウレベル）である。また、書き込み信号
ＷＲ。

読み出し信号ＲＤは共にロウレベルであり、クロックＣ
ＬＫは連続して入力しているものとする。

したがって、記憶回路１−１〜１５に入力するゲート信
号Ｇは全てハイレベルであり、記憶回路１１〜１５はそ
れぞれ、入力データＤＡＴＡ、前段の記憶回路１１〜１
４の出力信号をそのまま出力する。

（１）次に、上記実施例の書き込み動作を説明する。

第１図において、入力データＤＡＴＡが記憶回路回路１
１〜１４を介して記憶回路１５に入力したときに書き込
み信号ＷＲがハイレベルになると、第４図（ａ）に示す
ように、第５段の制御回路１１０の組合せ回路３１の出
力信号りがハイレベルになり、第５段のＤフリップ７０
ツブ回路３２の出力信号Ｓｒ＋　　（記憶回路１５のゲ
ート信号Ｇ）が次のクロックの立ち上がりエツジでハイ
レベルになる。

したがって、１周期のクロックＣＬＫで１つの入力デー
タＤＡＴＡを最後段の記憶回路１５に格納することがで
きる。尚、引き続いてデータを書き込まない場合には、
次のクロックＣＬＫの立ち上がりエツジの前に書き込み
信号ＷＲがロウレベルに戻される。

書き込み信号ＷＲが再度ハイレベルになると、同様に、
第４図（ａ）に示すように第４段の制御回路１９の出力
信号Ｓｎはハイレベルになり、データが第４段に格納さ
れていることを示す。この場合、記憶回路１４のゲート
信号Ｇがハイレベルになるので、入力データＤＡＴＡは
、記憶回路１１〜１３を介して記憶回路１４に格納され
る。

同様に、書き込み信号ＷＲが再度ハイレベルになると、
第３段の記憶回路１３が入力データＤＡＴＡを取り込み
、したがって、書き込み信号ＷＲがハイレベルになる毎
に順次記憶回路１３．１２．１１に格納される。

（２）次に、上記実施例の読み出し動作を説明する。尚
、記憶回路１１〜１５の全てにデータが書き込まれてい
るものとし、この場合、制御回路１６〜１９．１１０の
Ｄフリップフロップ回路３２の出力信号Ｓｎは全てハイ
レベルである。

したがって、記憶回路１６〜１９に対するゲート信号Ｇ
は全てハイレベルであり、記憶回路１６〜１９はそれぞ
れ、保持したデータをＱ端子から出力している。

第１図において、読み出し信号ＲＤがハイレベルになる
と、第４図（ｃ）に示すように、制御回路１６〜１９．
１１０の組合せ回路３１のイネーブル信号ＥＮが全てハ
イレベルになり、次のクロックの立ち上がりエツジで記
憶回路１１〜１５がそれぞれシフト動作を行う。

同時に、第１段の制御回路１６のＤフリップフロップ回
路３２の出力６信号Ｓｎはロウレベルになり、第１段の
記憶回路１１にデータが格納されていないことを示す。

そして、第１の記憶回路１１のゲート信号Ｇがロウレベ
ルになって、Ｄ端子の入力信号がそのままＱ端子から出
力する。尚、データを引き続いて読み出さない場合には
、次のクロックの立ち上がりエツジの前に読み出し信号
をロウレベルに戻す。

読み出し信号ＲＤが再度ハイレベルになると、同様に、
次のクロックの立ち上がりエツジで記憶回路１２〜１５
がシフト動作を行う。

したがって、上記実施例によれば、ＩＩＲ期のクロック
でデータを次段にシフトすることができ、５つのクロッ
クで全てのデータを読み出すことができる。

（３）次に、書き込み信号ＷＲと読み出し信号ＲＤが同
時にハイレベルになったときの動作を説明する。尚、第
４段、第５段の記憶回路１４．１５にデータが書き込ま
れているものとし、この場合、第３段の記憶回路１３の
Ｑ端子には、入力データがそのまま出力されている。

第１図において、書き込み信号ＷＲと読み出し信号ＲＤ
が同時にハイレベルになると、第４図（ｄ）に示すよう
に制御回路１９．１１０のイネーブル信号ＥＮがハイレ
ベルになり、したがって、次のクロックの立ち上がりエ
ツジで記憶回路１４．１５がシフト動作を行う。したが
って、第４段の記憶回路Ｉ４には、第３段の記憶回路１
３からの入力データＤＡＴＡが格納され、第５段の記憶
回路１５には、第４段の記憶回路１４により保持された
データが格納される。

したがって、上記実施例によれば、書き込み信号ＷＲと
読み出し信号ＲＤが同時にハイレベルにすることにより
、１周期のクロックで書き込みと読み出しを同時に行う
ことができる。

また、上記実施例によれば、各段の回路構成がほぼ同一
であるので、段数を簡単に増減することができる。

尚。上記実施例では、制御回路１６〜１９．１１０のＤ
フリツプフロツプ回路３２をＳ−Ｒフリップフロップ等
の他のフリップフロップ回路で置換してもよい。また、
制御回路１６〜１９．１１０を１つの制御回路で構成し
て記憶回路１１〜１５を集中して制御するようにしても
よく、この場合には、回路構成が簡単になる。

更に、記憶回路１６〜１９のイネーブル信号ＥＮを省略
し、クロックＣＬＫを制御回路１６〜１９．１１０から
記憶回路１６〜１９に印加するように構成してもよく、
この場合には、記憶回路１６〜１９の回路構成が簡単に
なる。

発明の詳細 な説明したように、本発明は、ラッチ用のゲート信号に
より入力データをそのまま、又は保持して出力するとと
もに、エツジトリが用のりロックにより入力データを取
り込んで出力する複数の記憶回路を直列に接続し、デー
タが書き込まれている記憶回路を検出しない場合に、デ
ータが書き込まれていない最後段の記憶回路にデータが
転送されるように前記ゲート信号を制御し、データが書
き込まれている記憶回路を検出した場合に、データを順
次次段の記憶回路にシフトするように前記ゲート信号と
クロックを制御するようにしたので、記憶回路にデータ
が書き込まれていない場合には、記憶回路がＤラッチ回
路として動作してデータが１クロツクで最後段の記憶回
路に書き込まれ、他方、記憶回路にデータが書き込まれ
ている場合には、記憶回路がＤフリップフロップとして
動作してデータを１クロツク毎にシフトし、読み出しか
ら新しいデータを再び書き込み可能になるまでの時間は
、クロックの周期Ｘ段数となる。

【図面の簡単な説明】

第１図は、本発明に係るＦＩＦＯメモリの一実施例を示
すブロック図、第２図は、第１図の記憶回路の詳細な構
成を示すブロック図、第３図は、第１図の制御回路の詳
細な構成を示すブロック図、第４図は、第３図の組合せ
回路における入出力信号の真理値を示す説明図、第５図
は、従来のＦＩＦＯメモリを示すブロック図である。 １１〜１５・・・記憶回路、１６〜１９．１１０・・・
・・・制御回路、３１・・・組合せ回路、３２・・・Ｄ
フリップフロラプ回路。

Claims (1)

1. 【特許請求の範囲】 直列に接続され、ラッチ用のゲート信号により入力デー
   タをそのまま、又は保持して出力するとともに、エッジ
   トリガ用のクロックにより入力データを取り込んで出力
   する複数の記憶回路と、データが前記記憶回路に書き込
   まれているか否かを検出する手段と、 データが書き込まれている記憶回路を検出しない場合に
   、データが書き込まれていない最後段の記憶回路にデー
   タが転送されるように前記ゲート信号を制御し、データ
   が書き込まれている記憶回路を検出した場合に、データ
   を順次次段の記憶回路にシフトするように前記ゲート信
   号とクロックを制御する手段とを有するＦＩＦＯメモリ
   。