JPH0392830U - - Google Patents

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JPH0392830U
JPH0392830U JP11322589U JP11322589U JPH0392830U JP H0392830 U JPH0392830 U JP H0392830U JP 11322589 U JP11322589 U JP 11322589U JP 11322589 U JP11322589 U JP 11322589U JP H0392830 U JPH0392830 U JP H0392830U
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【図面の簡単な説明】
第１図は本考案のクロツク発生回路の一実施例
の回路図、第２図は第１図の実施例の動作を説明
するためのタイミングチヤート、第３は１レート
中に複数のクロツクを発生させた場合の波形図、
第４図は従来例の回路図、第５図は従来例の動作
を説明するためのタイミングチヤートである。 ２……データラツチ、３……カウンタ、４……
一致検出回路、６……カウンタバス、７……エツ
ジデータメモリ、８……アドレス制御回路、９…
…フリツプフロツプ、１０……オアゲート、１１
……遅延素子、Ｌ３，Ｌ４……信号線。
補正 平３．４．２ 図面の簡単な説明を次のように補正する。 明細書第１０頁第１０行目の「第３は１レート
中に複数のクロツクを…」を「第３図は１レート
中に複数のクロツクを…」と補正する。

Claims (1)

  1. 【実用新案登録請求の範囲】 クロツク発生タイミングを決定する第１のエツ
    ジデータと、クロツク幅を決定する第２のエツジ
    データとを記憶しているエツジデータメモリ７と
    、 所定範囲内の数値を順次、繰返し計数するカウ
    ンタ３と、 該カウンタのカウント値と前記第１または第２
    のエツジデータとを入力とし、該カウント値と第
    １または第２のエツジデータとの一致を検出し、
    一致を検出したときに一致検出信号を出力する一
    致検出回路４と、 該一致検出回路によりカウンタのカウント値と
    第１のエツジデータまたは第２のエツジデータと
    の一致が検出されると、前記エツジデータメモリ
    のデータ読出しアドレスを、前記第２のエツジデ
    ータのアドレスまたは第１のエツジデータのアド
    レスに切換えるアドレス制御回路８と、 前記一致検出回路４から一致検出信号が出力さ
    れると、出力レベルが反転するフリツプフロツプ
    ９とを有するクロツク発生回路。
JP11322589U 1989-09-27 1989-09-27 Pending JPH0392830U (ja)

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JPH0392830U true JPH0392830U (ja) 1991-09-20

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