JPH0393274A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH0393274A JPH0393274A JP1229227A JP22922789A JPH0393274A JP H0393274 A JPH0393274 A JP H0393274A JP 1229227 A JP1229227 A JP 1229227A JP 22922789 A JP22922789 A JP 22922789A JP H0393274 A JPH0393274 A JP H0393274A
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- gate
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- gate electrode
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6743—Silicon
- H10D30/6745—Polycrystalline or microcrystalline silicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
- H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
- H10D64/01304—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H10D64/01306—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon
Landscapes
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜トランジスタに関するものである。
薄膜トランジスタ（Ｔ Ｐ Ｔ）としては、逆スタガー
型、スタガー型、逆コプラナー型、コプラナー型のもの
がある。
型、スタガー型、逆コプラナー型、コプラナー型のもの
がある。
第４図およびｍ５図は従来の薄膜トランジスタを示した
もので、ここでは、ＴＦＴアクティブマトリックス型液
晶表示素子に用いられるＴＰＴパネルの薄膜トランジス
タを示している。なお、この薄膜トランジスタは逆スタ
ガー型のものである。
もので、ここでは、ＴＦＴアクティブマトリックス型液
晶表示素子に用いられるＴＰＴパネルの薄膜トランジス
タを示している。なお、この薄膜トランジスタは逆スタ
ガー型のものである。
第４図および第５図において、１はガラス等からなる絶
縁性の透明基板である。この基板１上にはクロム等の金
属からなるゲート電極２が形成されており、このゲート
電極２は基板１上に配線されたゲートライン（走査ライ
ン）３につながっている。４は上記ゲート電極２および
ゲートライン３の上に基板１のほぼ全面にわたって形成
された窒化シリコン（ＳＩＮ）からなる透明なゲート絶
縁膜である。また、５は上記ゲート絶縁膜４の上・に前
記ゲート電極２と対向させて形成されたｉ型アモルファ
スシリコン（ｉ−ａ−Ｓｌ）からなるｉ型半導体層、６
は前記ｉ型半導体層５の上に積層されたｎ型アモルファ
スシリコン（ｎ’ −ａ−Ｓｌ ）からなるｎ型半導体
層であり、このｎ型半導体層６はチャンネル部において
分離されている。７および８はクロム等の金属からなる
ソース電極およびドレイン電極である。このソース，ド
レイン電極７，８は前記ｎ型半導体層６の上に形成され
ており、このｎ型半導体層６を介してｉ型半導体層５に
接続されている。そして、上記ゲート電極２とゲート絶
縁膜４とｉ型半導体層５およびｎ型半導体層６とソース
，ドレイン電極７，８とによって逆スタガー型の薄膜ト
ランジスタが構成されている。なお、上記ドレイン電極
８はゲート絶縁膜４の上に前記ゲートライン３と直交さ
せて配線されたデータライン９につながっている。また
、１０はゲート絶縁膜４の上に形成されたＩＴＯ等の透
明導電膜からなる画素電極であり、この画素電極１０は
、その端部を前記ソース電極７の上に重ねて形威するこ
とによってソース電極７に接続されている。
縁性の透明基板である。この基板１上にはクロム等の金
属からなるゲート電極２が形成されており、このゲート
電極２は基板１上に配線されたゲートライン（走査ライ
ン）３につながっている。４は上記ゲート電極２および
ゲートライン３の上に基板１のほぼ全面にわたって形成
された窒化シリコン（ＳＩＮ）からなる透明なゲート絶
縁膜である。また、５は上記ゲート絶縁膜４の上・に前
記ゲート電極２と対向させて形成されたｉ型アモルファ
スシリコン（ｉ−ａ−Ｓｌ）からなるｉ型半導体層、６
は前記ｉ型半導体層５の上に積層されたｎ型アモルファ
スシリコン（ｎ’ −ａ−Ｓｌ ）からなるｎ型半導体
層であり、このｎ型半導体層６はチャンネル部において
分離されている。７および８はクロム等の金属からなる
ソース電極およびドレイン電極である。このソース，ド
レイン電極７，８は前記ｎ型半導体層６の上に形成され
ており、このｎ型半導体層６を介してｉ型半導体層５に
接続されている。そして、上記ゲート電極２とゲート絶
縁膜４とｉ型半導体層５およびｎ型半導体層６とソース
，ドレイン電極７，８とによって逆スタガー型の薄膜ト
ランジスタが構成されている。なお、上記ドレイン電極
８はゲート絶縁膜４の上に前記ゲートライン３と直交さ
せて配線されたデータライン９につながっている。また
、１０はゲート絶縁膜４の上に形成されたＩＴＯ等の透
明導電膜からなる画素電極であり、この画素電極１０は
、その端部を前記ソース電極７の上に重ねて形威するこ
とによってソース電極７に接続されている。
〔発明が解決しようとする課題〕
しかしながら、上記従来の薄膜トランジスタは、そのゲ
ート電極２とソース，ドレイン電極７．８とをいずれも
金属電極としているため、ゲート絶縁膜４とｉ型半導体
層５およびｎ型半導体層６をはさんで対向しているゲー
ト電極２とソース電極７との間、およびゲート電極２と
ドレイン電極８との間に、容ｊｌＣ ａｓ． Ｃ ａ
ｎが形成されるという問題をもっていた。
ート電極２とソース，ドレイン電極７．８とをいずれも
金属電極としているため、ゲート絶縁膜４とｉ型半導体
層５およびｎ型半導体層６をはさんで対向しているゲー
ト電極２とソース電極７との間、およびゲート電極２と
ドレイン電極８との間に、容ｊｌＣ ａｓ． Ｃ ａ
ｎが形成されるという問題をもっていた。
そして、例えばＴＰＴアクティブマトリックス型液晶表
示素子においては、上記のように薄膜トランジスタのゲ
ート電極２とソース，ドレイン電極７．８との間に容量
Ｃ ＧＳ＋ Ｃ ＯＤが形成されると、ゲート電圧の
印加による薄膜トランジスタのオンによってデータライ
ン９から画素電極１０に印加された電圧が、薄膜トラン
ジスタをオフさせた瞬間にゲート・ソース間容量（ Ｃ
ａｓ）と液晶容量（ Ｃ ＬＣ）との比に応じて配分
され、画素電極電圧がその選択時に印加されたデータ電
圧よりも降下してしまうため、次に画素電極１０が選択
されるまでの１フレーム期間中における表示特性が悪く
なってしまう。
示素子においては、上記のように薄膜トランジスタのゲ
ート電極２とソース，ドレイン電極７．８との間に容量
Ｃ ＧＳ＋ Ｃ ＯＤが形成されると、ゲート電圧の
印加による薄膜トランジスタのオンによってデータライ
ン９から画素電極１０に印加された電圧が、薄膜トラン
ジスタをオフさせた瞬間にゲート・ソース間容量（ Ｃ
ａｓ）と液晶容量（ Ｃ ＬＣ）との比に応じて配分
され、画素電極電圧がその選択時に印加されたデータ電
圧よりも降下してしまうため、次に画素電極１０が選択
されるまでの１フレーム期間中における表示特性が悪く
なってしまう。
このため出願人は、先に特許出願した特願平１−７８３
８９号の明細書および図面に示されている薄膜トランジ
スタを提案した。この薄膜トランジスタは、金属からな
るソース，ドレイン電極をゲート電極と上下に重ならな
い位置に形成することによって、ゲート電極とソース，
ドレイン電極との間に容量を生じさせないようにすると
ともに、ｎ型半導体層はゲート電極と上下に対向させて
形成して、このｎ型半導体層にソース，ドレイン電極と
しての作用をもたせたものである。
８９号の明細書および図面に示されている薄膜トランジ
スタを提案した。この薄膜トランジスタは、金属からな
るソース，ドレイン電極をゲート電極と上下に重ならな
い位置に形成することによって、ゲート電極とソース，
ドレイン電極との間に容量を生じさせないようにすると
ともに、ｎ型半導体層はゲート電極と上下に対向させて
形成して、このｎ型半導体層にソース，ドレイン電極と
しての作用をもたせたものである。
しかし、この特願平１−７８３８９号の薄膜トランジス
タは、ゲート電極とソース，ドレイン電極との間の容量
はなくすことはできるが、その反面、実際にソース，ド
レイン電極として作用するのはｎ型半導体層だけであり
、このｎ型半導体層はその電気抵抗が大きいために、ト
ランジスタのオン電流が小さくなってしまうという問題
があった。
タは、ゲート電極とソース，ドレイン電極との間の容量
はなくすことはできるが、その反面、実際にソース，ド
レイン電極として作用するのはｎ型半導体層だけであり
、このｎ型半導体層はその電気抵抗が大きいために、ト
ランジスタのオン電流が小さくなってしまうという問題
があった。
本発明は上記のような実情にかんがみてなされたもので
あって、その目的とするところは、ゲ−ト電極とソース
．ドレイン電極との間に容量をもたず、しかもオン電流
も十分大きくとることができる薄膜トランジスタを提供
することにある。
あって、その目的とするところは、ゲ−ト電極とソース
．ドレイン電極との間に容量をもたず、しかもオン電流
も十分大きくとることができる薄膜トランジスタを提供
することにある。
本発明は、上記目的を達成するために、ゲートラインと
、このゲートラインにつながるゲート電極と、ゲート絶
縁膜と、このゲート絶縁膜を介して前記ゲート電極と対
向するｉ型半導体層と、このｉ型半導体層にｎ型半導体
層を介して接続された金属からなるソース，ドレイン電
極とを備えた薄膜トランジスタにおいて、前記ソース，
ドレイン電極を前記ゲート電極と上下に対向させて形成
するとともに、前記ゲート電極をｎ型半導体で形成し、
このゲート電極を金属からなるゲートラインに接続した
ものである。
、このゲートラインにつながるゲート電極と、ゲート絶
縁膜と、このゲート絶縁膜を介して前記ゲート電極と対
向するｉ型半導体層と、このｉ型半導体層にｎ型半導体
層を介して接続された金属からなるソース，ドレイン電
極とを備えた薄膜トランジスタにおいて、前記ソース，
ドレイン電極を前記ゲート電極と上下に対向させて形成
するとともに、前記ゲート電極をｎ型半導体で形成し、
このゲート電極を金属からなるゲートラインに接続した
ものである。
すなわち、本発明は、ゲート電極をｎ型半導体で形成す
ることによってゲート電極とソース，ドレイン電極との
間の容量形成を防いだものであり、ゲート電極がｎ型半
導体であれば、ソース，ドレイン電極が金属電極であり
かつゲート電極とソース，ドレイン電極とが上下に対向
していても、ゲート電極とソース，ドレイン電極との間
に容量が形成されることはないし、また、金属からなる
ソース，ドレイン電極をゲート電極と上下に対向させて
いるために、オン電流も十分大きくとることができる。
ることによってゲート電極とソース，ドレイン電極との
間の容量形成を防いだものであり、ゲート電極がｎ型半
導体であれば、ソース，ドレイン電極が金属電極であり
かつゲート電極とソース，ドレイン電極とが上下に対向
していても、ゲート電極とソース，ドレイン電極との間
に容量が形成されることはないし、また、金属からなる
ソース，ドレイン電極をゲート電極と上下に対向させて
いるために、オン電流も十分大きくとることができる。
しかも、本発明では、ゲート電極だけをｎ型半導体で形
成し、このゲート電極がつながるゲートラインは金属ラ
インとしているため、ゲート電極をｎ型半導体で形成し
たものでありながら、ゲートラインの電気抵抗は小さく
して、ゲートラインでの電圧降下を少なくすることがで
きる。
成し、このゲート電極がつながるゲートラインは金属ラ
インとしているため、ゲート電極をｎ型半導体で形成し
たものでありながら、ゲートラインの電気抵抗は小さく
して、ゲートラインでの電圧降下を少なくすることがで
きる。
以下、本発明の一実施例を、ＴＰＴアクティブマトリッ
クス型液晶表示素子に用いられるＴＰＴパネルの薄膜ト
ランジスタについて第１図〜第３図を参照して説明する
。
クス型液晶表示素子に用いられるＴＰＴパネルの薄膜ト
ランジスタについて第１図〜第３図を参照して説明する
。
第１図〜第３図において、１１はガラス等からなる絶縁
性の透明基板、１２は上記基板１１上に形成されたゲー
ト電極、１３は上記基板１１上に配線されたクロム等の
金属からなるゲートライン（走査ライン）であり、前記
ゲート電極１２は上記ゲートライン１３に接続されてい
る。また、前記ゲート電極１２は、ｎ型アモルファスシ
リコン（ｎ“−ａ−Ｓｉ）からなるｎ型半導体で形成さ
れている。このｎ型半導体からなるゲート電極１２と上
記ゲートライン１３は、まず基板１１上にｎ型半導体と
クロム等の金属とを順次堆積させ、この金属の堆積膜を
ゲートライン１３の形状にパターニングした後、前記ｎ
型半導体の堆積膜をゲート電極１２の形状にバターニン
グする方法で形威されたもので、前記ｎ型半導体の堆積
膜はゲートライン１３の下にその全長にわたってライン
状に残さ汀ており、ゲート電極１２は、ゲートライン１
３の下のライン部１２ａにおいてゲートライン１３に接
続されている。なお、上記ゲート電極１２となるｎ型半
導体の厚さは約２５０入、ゲートライン１３の厚さは約
１０００λである。
性の透明基板、１２は上記基板１１上に形成されたゲー
ト電極、１３は上記基板１１上に配線されたクロム等の
金属からなるゲートライン（走査ライン）であり、前記
ゲート電極１２は上記ゲートライン１３に接続されてい
る。また、前記ゲート電極１２は、ｎ型アモルファスシ
リコン（ｎ“−ａ−Ｓｉ）からなるｎ型半導体で形成さ
れている。このｎ型半導体からなるゲート電極１２と上
記ゲートライン１３は、まず基板１１上にｎ型半導体と
クロム等の金属とを順次堆積させ、この金属の堆積膜を
ゲートライン１３の形状にパターニングした後、前記ｎ
型半導体の堆積膜をゲート電極１２の形状にバターニン
グする方法で形威されたもので、前記ｎ型半導体の堆積
膜はゲートライン１３の下にその全長にわたってライン
状に残さ汀ており、ゲート電極１２は、ゲートライン１
３の下のライン部１２ａにおいてゲートライン１３に接
続されている。なお、上記ゲート電極１２となるｎ型半
導体の厚さは約２５０入、ゲートライン１３の厚さは約
１０００λである。
また、１４は上記ゲート電極１２およびゲートライン１
３の上に基板１１のほぼ全面にわたって形成された窒化
シリコン（ＳＩ Ｎ）からなる透明なゲート絶縁膜であ
り、このゲート絶縁膜１４の上には、前記ゲート電極１
２と対向させてｌ型アモルファスシリコン（ｉ−ａ−Ｓ
ｉ）からなるｌ型半導体層１５が形成されている。１６
は前記１型半導体層１５の上に積層されたｎ型アモルフ
ァスシリコン（ｎ”−ａ−Ｓｉ）からなるｎ型半導体層
であり、このｎ型半導体層１６はチャンネル部において
分離されている。また、１７および１８はクロム等の金
属からなるソース電極およびドレイン電極である。この
ソース，ドレイン電極１７．１８は前記ｎ型半導体層１
６の上に形成されており、このｎ型半導体層１６を介し
てｉ型半導体層１５に接続されている。そして、上記ゲ
ート電極１２とゲート絶縁膜１４とｉ型半導体層１５お
よびｎ型半導体層１６とソース，ドレイン電極１７．１
８とによって逆スタガー型の薄膜トランジスタが構威さ
れている。なお、上記ドレイン電極１８はゲート絶縁膜
１４の上に前記ゲートライン１３と直交させて配線され
たデータライン１つにつながっている。また、２０はゲ
ート絶縁膜１４の上に形成されたＩＴＯ等の透明導電膜
からなる画素電極であり、この画素電極２０は、その端
部を前記ソース電極１７の上に重ねて形戊することによ
ってソース電極１７に接続されている。
３の上に基板１１のほぼ全面にわたって形成された窒化
シリコン（ＳＩ Ｎ）からなる透明なゲート絶縁膜であ
り、このゲート絶縁膜１４の上には、前記ゲート電極１
２と対向させてｌ型アモルファスシリコン（ｉ−ａ−Ｓ
ｉ）からなるｌ型半導体層１５が形成されている。１６
は前記１型半導体層１５の上に積層されたｎ型アモルフ
ァスシリコン（ｎ”−ａ−Ｓｉ）からなるｎ型半導体層
であり、このｎ型半導体層１６はチャンネル部において
分離されている。また、１７および１８はクロム等の金
属からなるソース電極およびドレイン電極である。この
ソース，ドレイン電極１７．１８は前記ｎ型半導体層１
６の上に形成されており、このｎ型半導体層１６を介し
てｉ型半導体層１５に接続されている。そして、上記ゲ
ート電極１２とゲート絶縁膜１４とｉ型半導体層１５お
よびｎ型半導体層１６とソース，ドレイン電極１７．１
８とによって逆スタガー型の薄膜トランジスタが構威さ
れている。なお、上記ドレイン電極１８はゲート絶縁膜
１４の上に前記ゲートライン１３と直交させて配線され
たデータライン１つにつながっている。また、２０はゲ
ート絶縁膜１４の上に形成されたＩＴＯ等の透明導電膜
からなる画素電極であり、この画素電極２０は、その端
部を前記ソース電極１７の上に重ねて形戊することによ
ってソース電極１７に接続されている。
すなわち、この実施例の薄膜トランジスタは、ソース．
ドレイン電［１７．１８をゲート電極１２と上下に対向
させて形成するとともに、前記ゲート′電極１２をｎ型
半導体で形成し、このゲート電極１２を金属からなるゲ
ートライン１３に接続したものである。
ドレイン電［１７．１８をゲート電極１２と上下に対向
させて形成するとともに、前記ゲート′電極１２をｎ型
半導体で形成し、このゲート電極１２を金属からなるゲ
ートライン１３に接続したものである。
しかして、この実施例の薄膜トランジスタにおいては、
ゲート電極１２をｎ型半導体で形成しているから、一ゲ
ート電極１２とソース，ドレイン電極１７．１８との間
の容量形成を防ぐことができる。つまり、ゲート電極１
２がｎ型半導体であれば、ソース，ドレイン電極１７．
１８が金属電極でありかつゲート電極１２とソース，ド
レイン電極１７．１８とが上下に対向していても、ゲー
ト電極１２とソース，ドレイン電極１７．１８との間に
容量が形成されることはない。これは、ゲート絶縁膜１
４とｉ型半導体層１５およびｎ！Ｃ２半導体層１６をは
さんで対向しているゲート電極１２とソース，ドレイン
電極１７．１８とのうちの一方がｎ型半導体のみの電極
となっているためであり、したがって前述した特願平１
−７８３８９号の薄膜トランジスタと同様に、ゲート電
極１２とソース，ドレイン電極１７．１８との間に容量
が形成されるのを防ぐことができる。そして、この薄膜
トランジスタによれば、ゲート電極１２とソース．ドレ
イン電極１７．１８との間に容量が形成されることはな
いため、第４図および第５図に示した従来の薄膜トラン
ジスタのように、ゲート電圧の印加による薄膜トランジ
スタのオンによってデータラインから画素電極に印加さ
れた電圧が薄膜トランジスタをオフさせた瞬間にゲート
◆ソース間容量と液晶容量との比に応じて配分されてし
まうことはなく、したがって、次に画素電極２０が選択
されるまでの１フレーム期間ψにおける画素電極電圧を
、選択時に印加されたデータ電圧とほぼ同じ電圧に保持
できるから、１フレーム期間中における表示状態を確失
に維持して、液晶表示素子の表示特性を向上させること
ができる。
ゲート電極１２をｎ型半導体で形成しているから、一ゲ
ート電極１２とソース，ドレイン電極１７．１８との間
の容量形成を防ぐことができる。つまり、ゲート電極１
２がｎ型半導体であれば、ソース，ドレイン電極１７．
１８が金属電極でありかつゲート電極１２とソース，ド
レイン電極１７．１８とが上下に対向していても、ゲー
ト電極１２とソース，ドレイン電極１７．１８との間に
容量が形成されることはない。これは、ゲート絶縁膜１
４とｉ型半導体層１５およびｎ！Ｃ２半導体層１６をは
さんで対向しているゲート電極１２とソース，ドレイン
電極１７．１８とのうちの一方がｎ型半導体のみの電極
となっているためであり、したがって前述した特願平１
−７８３８９号の薄膜トランジスタと同様に、ゲート電
極１２とソース，ドレイン電極１７．１８との間に容量
が形成されるのを防ぐことができる。そして、この薄膜
トランジスタによれば、ゲート電極１２とソース．ドレ
イン電極１７．１８との間に容量が形成されることはな
いため、第４図および第５図に示した従来の薄膜トラン
ジスタのように、ゲート電圧の印加による薄膜トランジ
スタのオンによってデータラインから画素電極に印加さ
れた電圧が薄膜トランジスタをオフさせた瞬間にゲート
◆ソース間容量と液晶容量との比に応じて配分されてし
まうことはなく、したがって、次に画素電極２０が選択
されるまでの１フレーム期間ψにおける画素電極電圧を
、選択時に印加されたデータ電圧とほぼ同じ電圧に保持
できるから、１フレーム期間中における表示状態を確失
に維持して、液晶表示素子の表示特性を向上させること
ができる。
しかも、上記実施例の薄膜トランジスタでは、ソース，
ドレイン電極１７．１８は金属電極とし、このソース，
ドレイン電極１７．１８をゲート電極１２と上下に対向
さ，せているために、特願平１−７８３８９号の薄膜ト
ランジスタのようにオン電流が小さくなることはな＜、
シたがってオン電流も十分大きくとることができる。
ドレイン電極１７．１８は金属電極とし、このソース，
ドレイン電極１７．１８をゲート電極１２と上下に対向
さ，せているために、特願平１−７８３８９号の薄膜ト
ランジスタのようにオン電流が小さくなることはな＜、
シたがってオン電流も十分大きくとることができる。
また、上記実施例の薄膜トランジスタでは、ゲート電極
１２だけをｎ型半導体で形成し、このゲート電極１２が
つながるゲートライン１３は金属ラインとじ−でいるた
め、ゲート電極１２をｎ型半導体で形成したものであり
ながら、ゲートライン１２の電気抵抗は小さくして、ゲ
ートライン１２での電圧降下を少なくすることができる
。
１２だけをｎ型半導体で形成し、このゲート電極１２が
つながるゲートライン１３は金属ラインとじ−でいるた
め、ゲート電極１２をｎ型半導体で形成したものであり
ながら、ゲートライン１２の電気抵抗は小さくして、ゲ
ートライン１２での電圧降下を少なくすることができる
。
なお、上記実施例では、ゲート電極１２となるｎ型半導
体をゲートライン１３の全長にわたってライン状に形成
して、このライン部１２ａにおいてゲート電極１２とゲ
ートライン１３とを接続しているが、上記ゲート電極１
２となるｎ型半導体はトランジスタ素子部分だけに設け
てもよく、また上記ゲート電極１２は、その一部をゲー
トライン１３の上に重ねて形成してゲートライン１３と
接続してもよい。また、上記実施例では、逆スタガー型
の薄膜トランジスタについて説明したが、本発明は、ス
タガー型、逆コプラナー型、コプラナー型の薄膜トラン
ジスタにも適用することができるし、また、ＴＰＴアク
ティブマトリックス型液晶表示素子用ＴＰＴパネルの薄
膜トランジスタに限らず、例えばＴＰＴメモリアレイの
メモリ素子として使用される薄膜トランジスタ等、各種
用途の薄膜トランジスタに広く適用できる。
体をゲートライン１３の全長にわたってライン状に形成
して、このライン部１２ａにおいてゲート電極１２とゲ
ートライン１３とを接続しているが、上記ゲート電極１
２となるｎ型半導体はトランジスタ素子部分だけに設け
てもよく、また上記ゲート電極１２は、その一部をゲー
トライン１３の上に重ねて形成してゲートライン１３と
接続してもよい。また、上記実施例では、逆スタガー型
の薄膜トランジスタについて説明したが、本発明は、ス
タガー型、逆コプラナー型、コプラナー型の薄膜トラン
ジスタにも適用することができるし、また、ＴＰＴアク
ティブマトリックス型液晶表示素子用ＴＰＴパネルの薄
膜トランジスタに限らず、例えばＴＰＴメモリアレイの
メモリ素子として使用される薄膜トランジスタ等、各種
用途の薄膜トランジスタに広く適用できる。
本発明の薄膜トランジスタは、ソース，ドレイン電極を
ゲート電極と上下に対向させて形成するとともに、前記
ゲート電極をｎ型半導体で形成し、このゲート電極を金
属からなるゲートラインに接続したものであるから、ゲ
ート電極とソース，ドレイン電極とが上下に対向してい
ても、ゲート電極とソース，ドレイン電極との間に容量
が形成されることはないし、また、金属からなるソース
，ドレイン電極をゲート電極と上下に対向させているた
めに、オン電流も十分大きくとることができる。しかも
、本発明では、ゲート電極だけをｎ型半導体で形成し、
このゲート電極がつながるゲートラインは金属ラインと
しているため、ゲート電極をｎ型半導体で形成したもの
でありながら、ゲートラインの電気抵抗は小さくして、
ゲートラインでの電圧降下を少なくすることができる。
ゲート電極と上下に対向させて形成するとともに、前記
ゲート電極をｎ型半導体で形成し、このゲート電極を金
属からなるゲートラインに接続したものであるから、ゲ
ート電極とソース，ドレイン電極とが上下に対向してい
ても、ゲート電極とソース，ドレイン電極との間に容量
が形成されることはないし、また、金属からなるソース
，ドレイン電極をゲート電極と上下に対向させているた
めに、オン電流も十分大きくとることができる。しかも
、本発明では、ゲート電極だけをｎ型半導体で形成し、
このゲート電極がつながるゲートラインは金属ラインと
しているため、ゲート電極をｎ型半導体で形成したもの
でありながら、ゲートラインの電気抵抗は小さくして、
ゲートラインでの電圧降下を少なくすることができる。
第１図〜第３図は本発明の一実施例を示したもので、第
゛１図は薄膜トランジスタの平面図、第２図および第３
図は第１図の■一■線および■−■線に沿う拡大断面図
である。第４図および第５図は従来の薄膜トランジスタ
の平面図および拡大断面図である。 １１・・・基板、１２・・・ゲート電極（ｎ型半導体）
、１２ａ・・・ライン部、１３・・・ゲートライン（金
属）、１４・・・ゲート絶縁膜、１５・・・ｉ型半導体
層、１６・・・ｎ型半導体層、１７・・・ソース電極（
金属）、１８・・・ドレイン電極（金属）、１９・・・
データライン、２０・・・画素電極。
゛１図は薄膜トランジスタの平面図、第２図および第３
図は第１図の■一■線および■−■線に沿う拡大断面図
である。第４図および第５図は従来の薄膜トランジスタ
の平面図および拡大断面図である。 １１・・・基板、１２・・・ゲート電極（ｎ型半導体）
、１２ａ・・・ライン部、１３・・・ゲートライン（金
属）、１４・・・ゲート絶縁膜、１５・・・ｉ型半導体
層、１６・・・ｎ型半導体層、１７・・・ソース電極（
金属）、１８・・・ドレイン電極（金属）、１９・・・
データライン、２０・・・画素電極。
Claims (1)
- ゲートラインと、このゲートラインにつながるゲート電
極と、ゲート絶縁膜と、このゲート絶縁膜を介して前記
ゲート電極と対向するｉ型半導体層と、このｉ型半導体
層にｎ型半導体層を介して接続された金属からなるソー
ス、ドレイン電極とを備えた薄膜トランジスタにおいて
、前記ソース、ドレイン電極を前記ゲート電極と上下に
対向させて形成するとともに、前記ゲート電極をｎ型半
導体で形成し、このゲート電極を金属からなるゲートラ
インに接続したことを特徴とする薄膜トランジスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1229227A JPH0393274A (ja) | 1989-09-06 | 1989-09-06 | 薄膜トランジスタ |
| KR1019900012971A KR940008220B1 (ko) | 1989-09-06 | 1990-08-22 | 박막트랜지스터 |
| US07/845,771 US5270567A (en) | 1989-09-06 | 1992-03-03 | Thin film transistors without capacitances between electrodes thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1229227A JPH0393274A (ja) | 1989-09-06 | 1989-09-06 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0393274A true JPH0393274A (ja) | 1991-04-18 |
Family
ID=16888830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1229227A Pending JPH0393274A (ja) | 1989-09-06 | 1989-09-06 | 薄膜トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0393274A (ja) |
| KR (1) | KR940008220B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0622855A3 (en) * | 1993-04-30 | 1996-04-17 | Sharp Kk | Drain / source contact for thin film transistor. |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101306987B1 (ko) * | 2009-03-10 | 2013-09-26 | 한국전자통신연구원 | 이극성 티오펜 화합물 및 이를 포함하는 전계 효과 트랜지스터 |
| KR200493970Y1 (ko) | 2020-12-31 | 2021-07-08 | 거창피엘티 주식회사 | 다단 적재가 가능한 적재용 파레트 |
-
1989
- 1989-09-06 JP JP1229227A patent/JPH0393274A/ja active Pending
-
1990
- 1990-08-22 KR KR1019900012971A patent/KR940008220B1/ko not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0622855A3 (en) * | 1993-04-30 | 1996-04-17 | Sharp Kk | Drain / source contact for thin film transistor. |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910007074A (ko) | 1991-04-30 |
| KR940008220B1 (ko) | 1994-09-08 |
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