JPH0393330A - 時分割多重化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、パラレルなディジタル信号を時分割してシリ
アルデータに変換する時分割多重化回路に関するもので
ある。

（従来の技術〉 従来、このような分野の技術としては、■電子情報通信
学会技術研究報告ＩＣＤ８８−１３８’０．５μｍＷＮ
ｘゲートＧａＡｓＭＥＳＦＥＴを用いた５６ＨｚＭＳＩ
Ｊ　Ｐ．４５　　５１に記載されるものがあった。以下
、その構成を図を用いて説明する。

第２図は、従来の時分割多重化回路の一楕成例を示す構
或ブロック図である。

この時分割多重化回路は、例えば４ビットのパラレルデ
ータＬ１〜Ｌ４を入力するための入力端子ｌ〜４を有し
、その入力端子１〜４がセレクタで構成されている入力
回路５〜８の第１の入力端子５ａ〜８ａにそれぞれ接続
されている。その人力回路５〜８の出力端子５ｃ〜８ｃ
にはノードＮｌ〜Ｎ４を介して遅延型フリップフロップ
回路（以下、Ｄ−ＦＦという〉９〜１２の入力端子Ｄ９
〜Ｄ１２がそれぞれ接続され、その内のＤ−ＦＦ９〜１
１の出力側Ｑ９〜Ｑｌｌが入力回路６〜８の第２の入力
端子６ｂ〜８ｂにそれぞれ接続されている。さらに、Ｄ
−ＦＦ９〜１２のクロック端子Ｃ９〜Ｃ１２がクロック
信号ＣＬに、入力回路５〜８の制御端子がロード信号Ｌ
Ｄにそれぞれ接続されている。そして、Ｄ−ＦＦ１２の
出力側Ｑ１２がシリアルデータＳｏ用出力端子１３に接
続されている。

ここで、Ｄ−ＦＦ９〜１２は、クロック信号ＣＬの立ち
下がりによって出力データを出力する回路であり、入力
回路５〜８は、ロード信号ＬＤが“Ｈ゜゛レベルの時に
第１の入力端子５ａ〜８ａを選択し、“Ｌ′′レベルの
時に第２の入力端子６ｂ〜８ｂを選択する回路である。

第３図は、第２図中の入力回路５〜８の内、例えば入力
回路６の一構成例を示す回路図である。

この入力回路６は入力端子６ａ．６ｂおよび出力端子６
ｃを有し、その入力端子６ａ．６ｂと出力端子６Ｃとの
間には２人力ＮＡＮＤゲート６Ａ〜６Ｃとインバータ６
Ｄとが構成されている。

第４図は第２図のタイムチャートであり、この図を参照
しつつ第２図及び第３図の動作を説明する。

時刻ｔ１において、ロード信号ＬＤは“Ｈ”レベルであ
るため、入力回８５〜８の出力て′あるノードＮ１〜Ｎ
４には、入力端子１〜４上のパラレルデータＬ１〜Ｌ４
が現れる。その結果、Ｄ−ＦＦ９〜１２の出力端子Ｑ９
〜Ｑ１２は、データＬ■〜Ｌ４のそれぞれの論理レベル
になる。

時刻ｔ２では、ロード信号ＬＤの論理レベルはｔｒ　Ｌ
　７１レベルであるため、ノードＮ２，Ｎ３，Ｎ４の論
理レベルは、データＬｌ〜Ｌ３のそれぞれの論理レベル
になる。したがって、出力端子Ｑ１０，Ｑｌ　１．Ｑ１
２および出力端子１３は、データＬ１〜Ｌ３の論理レベ
ルになる。

時刻ｔ３においても、ロード信号ＬＤの論理レベルは“
゜Ｌ′゜レベルであるため、ノードＮ３，Ｎ４の論理レ
ベルは、データＬｌ，Ｌ２のそれぞれの論理レベルにな
る。この結果、出力端子ＱｌｌＱ１２および出力端子１
３は、データＬｌ．Ｌ２の論理レベルとなる。

時刻ｔ４では、ロード信号ＬＤの論理レベルは“Ｌ１＋
レベルであるので、ノードＮ４の論理レベルは、データ
Ｌ１の論理レベルになる。このため、出力端子Ｑ１２お
よび出力端子ｌ３は、データＬ、１の論理レベルとなる
。

このように、ロード信号ＬＤが゛Ｈ″゜レベルの時のパ
ラレルデータＬ１〜Ｌ４を、クロックＣ．Ｌに同期して
シリアルデータＳｏの形で出力端子１３から出力する。

（発明が解決しようとする課題） しかしながら、上記構成の時分割多重化回路では、次の
ような課題があった。

Ｄ−ＦＦ９〜１２間に、入力回路６〜８を設けているた
め、これら入力回Ｂ６〜８の遅延時間が最高動作速度を
決定する。例えば、入力回路６〜？を第３図に示すよう
にＮＡＮＤゲートだけの構或、またはＮＯＲゲートだけ
の最も簡単な構成にしても、入力端子６ａ，■ｂと出力
端子６Ｃとのそれぞれの間のゲート段数がいずれも２段
となりこの２段分の遅延時間が高速動作を阻害するとい
う問題があった。

さらに、入力回路６〜８はゲート数が４個必要であり、
その分、消費電力が大きいという問題あった。

本発明は、前記従来技術の持っていた課題として、動作
速度の高速化および低消費電力化が阻害される点につい
て解決した時分割多重化回路を提供するものである。

〈課題を解決するための手段〉 本発明では、前記課題を解決するために、ｎ個（但し、
ｎ；正整数〉のクロック数毎に括性化されるロード信号
によりｎビットのパラレルデータをそれぞれ入力するｎ
個の入力回路と、前記ロード信号の活性化時に前記各入
力回路の出力データを入力し、非活性化時にその出力デ
ータを前記クロックに同期してシリアルにシフトするｎ
段のフリップフロップ回路と、を備えた時分割多重化回
路において、次のような手段を講じたものである。

前記初段の入力回路は、前記ロード信号の非活性化時に
一定論理レベルを前記フリップフロップ回路の初段の入
力側へ出力し、かつ前記ロード信号の活性化時に第１ビ
ットの前記パラレルデータを入力して、それに応じた信
号を前記フリップフロッ１回路の初段の入力側へ出力す
る回ＦＩＩ構或にし、前記第２段から最終段の各入力回
路は、前記ロード信号に基づき前記パラレルデータの入
力状態を制御する第■の論理回路と、前記第１の論理回
路の出力と前段の前記フリップフロップ回路の出力との
論理を取り、その論理結果を後段の前記フリップフロッ
プ回路の入力１則へ出力する第２の論理回路とで、それ
ぞれ構或したものである。

さらに、前記初段の入力回路は、第１のビットの前記パ
ラレルデータと前記ロード信号との論理を取る初段入力
用論理回路と、前記初段入力用論理回路の出力を反転し
て前記フリップフロップの初段の入力側へ出力するイン
バータとで構成したものであり、また、前記各フリップ
フロップ回路を、遅延型フリップフロップ回路で構成し
たものである。

（作用） 本発明では、以上のように時分割多重化回路を柘成した
ので、ロード信号が活性化される直前のクロックにより
、初段から最終段の前段までのフリップフロップ回路の
出力レベルが一定の論理レベルになるように働く。これ
により、フリップフロップ回路の出力から次のフリップ
フロップ回路の入力までの間が論理ゲートｌ段で構或で
き、入力回路が２つの論理回路で構成できる。また、遅
延型フリップフロップ回路は、本発明の動作速度をより
向上するように働く。

したがって前記課題を解決できるのである。

（実施例〉 第ｌ図は、本発明の実施例を示す時分割多重化回路の構
成ブロック図である。

この時分割多重化回路は、例えば４ビットのパラレルデ
ータ８１〜Ｓ４を入力するための入力端子１１〜１４を
有し、その入力端子ｌ１〜ｌ４が入力回路１５〜１８に
それぞれ接続されている。

入力回路１５〜１８は、ロード信号ＬＤが活性化時の”
Ｈ゛レベルの時にパラレルデータＳ１〜Ｓ４を入力する
回路て′あり、その出力１則には、フリップフロップ回
路であるＤ−ＦＦ１９〜２２がそれぞれ接続されている
。Ｄ−ＦＦ１９〜２２は、クロック信号ＣＬの立ち下が
りによって出力データを出力する回路である。そして、
入力回路ｌ５〜ｌ８とＤ−ＦＦ１９〜２２とが縦続接続
されている。

初段の入力回８１５は、第１人力端子１５ａ−１が第１
のビットのパラレルデータＳｌ用入力端子１１に接続さ
れた２人力ＮＡＮＤゲート１５ａ（初段入力用論理回路
）を有し、そのＮＡＮＤゲート１５ａの第２の端子１５
ａ−２がロード信号ＬＤに接続されている。さらに、Ｎ
ＡＮＤゲート１５ａの出力側がインバータ１５ｂの入力
１１１，！Ｉに接続され、そのインバータ１５ｂの出力
１則が初段のＤ−ＦＦ１９のデータ入力端子Ｄ１９に接
続されている。その上、Ｄ−ＦＦ１９の逆相出力端子亘
ｌ９が第２段の入力回路１６に接続されている。

入力回路１６は、第１人力端子１６ａ−１がパラレルデ
ータＳ２用入力端子１２に接続された２人力ＮＡＮＤゲ
ート１６ａ（第１の論理回路）を有し、そのＮＡＮＤゲ
ート１６ａの第２人力端子１６ａ−２がロード信号ＬＤ
に接続されている。

さらに、ＮＡＮＤゲート１６ａの出力側が第２の論理回
路である２人力ＮＡＮＤゲート１６ｂの第１人力端子１
６ｂ−１に、ＮＡＮＤゲート１６ｂの第２人力端子１６
ｂ−２がＤ−ＦＦ１９の逆相出力端子Ｑ１９に、その出
力側がＤ−ＦＦ２０のデータ入力端子Ｄ２０にそれぞれ
接続されている。

そして、Ｄ−ＦＦ２０の逆相出力端子亘２０が第３段の
入力回路１７に接続されている。

入力回路１６と同様に、第３段および第４段の入力回路
１７．１８における２人力ＮＡＮＤゲート１７ａ．１７
ｂ，１８ａ．１８ｂのそれぞれの第１人力端子１７ａ−
１．１７ｂ−１．１８ａ　一１，１８ｂ−１および第２
人力端子１７ａ−２．１７ｂ−２．１８ａ−２，１８ｂ
−２が、パラレルデータＳ３人力用入力端子１３、ＮＡ
ＮＤゲート１７ａの出力端子、パラレルデータＳ４人力
用入力端子１４、ＮＡＮＤゲート１８ａの出力端子、ロ
ード信号ＬＤ．Ｄ−ＦＦ２０の逆相出力端子頁２０、ロ
ード信号ＬＤ、及びＤ−ＦＦ２１の逆相出力端子亘２１
にそれぞれ接続されている。ＮＡＮＤゲート１７ｂの出
力端子はＤ−ＦＦ２１のデータ入力端子Ｄ２１に、ＮＡ
ＮＤゲート１８ｂの出力端子はＤ−ＦＦ２２のデータ入
力端子Ｄ２２に接続されている。

また、クロック信号ＣＬがＤ−ＦＦｌ９〜２２のクロッ
ク端子Ｃ１９〜Ｃ２２にそれぞれ接続されている。そし
て、Ｄ−ＦＦ２２の出力端子Ｑ２２がシリアルデータＳ
Ｄ用出力端子２３に接続されている。

第５図は、第１図のタイムチャートであり、この図を参
照しつつ、第１図の動作を説明する。なお、第５図中の
８５〜Ｓ８は、パラレルデータＳ１〜Ｓ４の続いて入力
端子１ｌ〜ｌ４へ供給されるパラレルデータである。

（イ〉　時刻ｔｏ初期状態の動作 ロード信号ＬＤが非活性化状態である１１　Ｌ　ＩＩレ
ベ／ｌ，（７）時、ＮＡＮＤゲート１５ａの出力は゛ｌ
　Ｈ　Ｉ１レベルになり、その出力“Ｈｌ１レベルはイ
ンバータ１５ｂにより反転されるので、Ｄ−ＦＦ１９の
データ入力端子Ｄ１９は“゜Ｌ′゜レベルが供給される
。すると、逆相出力端子Ｑ１９は“Ｈ”レベルになり、
入力回路ｌ６のＮＡＮＤゲート１６ｂの第２人力端子１
６ｂ−２にはＩＩ　Ｈ　！１レベルが供給される。同様
にして入力回路１７．１８のＮＡＮＤゲート１７ｂ．１
８ｂの第２人力端子１７ｂ−２，１８ｂ−２には“Ｈ”
レベルが供給される。

（ロ〉　時刻ｔＯ〜ｔ１の動作 この時、ロード信号ＬＤが“゜Ｈ′レベルになると、例
えばＮＡＮＤゲート１５ａの出力１則はパラレルデータ
Ｓ１の反転した論理レベルになる。この論理レベルはイ
ンバータ１５ｂにより再び反転され、結果的にＤ−ＦＦ
１９のデータ入力端子Ｄｌ９は入力端子ｌ１上のデータ
Ｓ１と同一の論理レベルとなる。また、入力回路１６で
は、初期状態時にＮＡＮＤゲート１６ｂの第２の入力端
子１６ｂ−２が“Ｈ′゛レベルに固定されているので、
ＮＡＮＤゲート１６ａの出力側におけるデータＳ２の反
転した論理レベルが再び反転され、Ｄ−ＦＦ２０のデー
タ入力端子Ｄ２０は入力端子１２上のデータＳ２と同一
の論理レベルとなる。

同様に、データ入力端子Ｄ２１，Ｄ２２はデータＳ３，
Ｓ４と同一の論理レベルになる。

（ハ〉　時刻ｔ１の動作 続いて、時刻ｔ１でクロックＣＬが立ち下がると、Ｄ−
ＦＦ１９〜２２はその時の入力データの論理レベルを保
持する。即ち、例えばＤ−ＦＦＩ９の逆相出力端子亘１
９はデータＳ１の反転論理レベルになり、その反転論理
レベルがＮＡＮＤゲー｝１６ｂの第２の入力端子１６ｂ
−２に与えられる。同様にして、逆相出力端子Ｑ２０．
Ｑ２１はデータＳ２，Ｓ３の反転論理レベルになり、Ｎ
ＡＮＤゲート１７ｂ，１８ｂの第２の入力端子ｌ７ｂ−
２，１８ｂ−２はその反転論理レベルが供給される。そ
して、出力端子２３がデータＳ４の論理レベルと同一と
なる。

（二〉　時刻ｔ２の動作 ロード信号ＬＤが“Ｌ゛レベルであるので、データ入力
端子Ｄ１９は“Ｌ“レベルになり、データ入力端子Ｄ２
０〜２２はデータＳ１〜Ｓ３の論理レベルと同一になる
。この時、クロックＣＬが立ち下がると、Ｄ−ＦＦ１９
の逆相出力端子＠１９は゛Ｈｌｌレベルとなり、その゛
ＨｌｌレベルがＮＡＮＤゲートｌ６ｂの第２の入力端子
１６ｂ−２に与えられる。また、Ｄ−ＦＦ２０．２１の
逆相出力端子亘２０．亘２１はデータＳＬ，Ｓ２の反転
論理レベルとなる。そして、出力端子２３はデータＳ３
の論理レベルと同一になる。

（ホ）　時刻ｔ３の動作 ロード信号ＬＤが“Ｌｌｌレベルであるので、データ入
力端子Ｄ１９，２０は“ｌ　Ｌ　ｎレベルになり、デー
タ入力端子Ｄ２１，Ｄ２２はデータＳＬ，Ｓ２の論理レ
ベルと同一となる。さらに、この時、クロックＣＬの立
ち下がりにより、Ｄ−ＦＦ１９，２０の逆相出力端子亘
１９．亘２０，回２工は、１１　Ｈ　ＩＩレベルになり
、そして、出力端子２３はデータ８１の論理レベルと同
一になる。

（へ）　時刻ｔ４の動作 ロード信号ＬＤが゛Ｌｌｌレベルであるので、データ入
力端子Ｄ１９．２０．２１は“Ｌ”レベルになる。デー
タ入力端子Ｄ２２はデータＳ１の論理レベルと同一とな
る。さらに、この時、クロックＣＬの立ちさがりにより
、Ｄ−ＦＦ１９，２０，２ｌの逆相出力端子Ｑ１９．Ｑ
２０．Ｑ２１は“Ｈ′レベルになる。そして、出力端子
２３はデータＳＬの論理レベルと同一になる。

（ト〉　時刻ｔ５の動作 ロード信号ＬＤが“Ｈｌｌレベル、逆相出力端子亘１９
，Ｑ２０，亘２ｌが“′Ｈ”レベルであり、データ入力
端子Ｄ１９〜２２はデータＳ５〜Ｓ８である。この時、
クロックＣＬの立ち下がりにより、Ｄ−ＦＦ１９，２０
の逆相出力端子７５．１９〜亘２１はデータＳ５〜Ｓ７
の反転論理レベルになる。そして、出力端子２３はデー
タＳ８の論理レベルと同一になる。

このように、４クロックに１回毎“Ｈｌ＋レベルになる
ロード信号ＬＤにより、パラレルデータＳ工〜Ｓ４を入
力し、そのデータＳｌ〜Ｓ４をクロックに同期して時分
割したシリアルデータＳＤとして出力端子２３から出力
する。

本実施例では次のような利点がある。

ロード信号ＬＤが“ＬＩＴレベルの時、初段の入力回路
により、初段のＤ−ＦＦのデータ入力端子Ｄ１９を“Ｌ
ｌｌレベルに固定したので、２段から最終段の各入力回
路をＮＡＮＤゲートを２つで構成できる。その結果、逆
相出力端子Ｑ１９〜亙２ｌとデータ入力端子Ｄ２０〜Ｄ
２２とのそれぞれの間の経路がゲートｌ段となり、従来
、２段必要であったゲート数が１段、減少する。したが
って、その分、遅延時間が短縮され、動作速度が向上で
きる。その上、低消費電力化が可能となる。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば、次のよう
なものがある。

（ａ）　　上記実施例では、ＮＡＮＤゲート１５ａ，１
６ａ，１６ｂ，１７ａ，１７ｂ，１８ａ，１８ｂを用い
たが、これら全てをＮＯＲゲートに置き換えてもよい。

この場合、ロード信号ＬＤを逆相にして４クロック周期
毎に“Ｌｌｌレベルの活性化状態となるようにする必要
がある。

（ｂ）　　インバータ１５ｂを省略してＮＡＮＤゲート
１５ａの出力側とＤ−ＦＦ１９の入力端子Ｄ１９を直結
し、さらにＤ−ＦＦ１９〜２１の各逆相出力端子に接続
されているＮＡＮＤゲート１６ｂ，１７ｂ，１８ｂの各
結線を、それぞれＤ−ＦＦ１９〜２１の正相出力端子に
接続し、ＮＡＮＤゲート１５ａ，１６ａ．１７ａ，１８
ａをＡＮＤゲートに、ＮＡＮＤゲート１６ｂ．１７ｂ，
１８ｂをＯＲゲートに置き換えた構成でもよい。

（Ｃ）　　インバータ１５ｂを省略してＮＡＮＤゲート
１５ａの出力１則とＤ−ＦＦ１９の入力端子Ｄ■９を直
結し、さらにＤ−ＦＦ１９〜２１の各逆相出力端子に接
続されているＮＡＮＤゲート１６ｂ．１７ｂ，１８ｂの
各結線を、それぞれＤ−ＦＦ１９〜２１の正相出力端子
に接続し、ＮＡＮＤゲート１５ａ．１６ａ．１７ａ，１
８ａをＯＲゲートに、ＮＡＮＤゲート１６ｂ．１７ｂ，
１８ｂをＡＮＤゲーＬに置き換え、た構或でもよい。こ
の場合、ロード信号ＬＤを逆相にする必要がある。

（ｄ＞　　上記実施例では、４ビットの多重化回路を例
として示したが、ｎビットの多重化回路にも適用できる
。この場合、入力回路およびＤ−ＦＦをビット数に応じ
た数だけ増減すればよい。

（発明の効果〉 以上詳細に説明したように、本発明によれば、ロード信
号が非活性化時にフリップフロップ回路の初段の入力側
へ一定電位が出力されるので、２段から最終段の各入力
回路が２個の論理回路で構戊できる。その結果、前段の
フリップフロップ回路の出力側と後段のフリップフロッ
プ回路の入力側とのそれぞれの間の経路がゲート１段と
なり、従来に比較してゲート数が減少する。したがって
、その分、遅延時間が短縮され、動作速度が向上できる
。その上、低消費電力化が可能となる。

さらに、フリップフロッ１回路を遅延型フリップフロッ
プ回路で構成したので、他のフリップフロップ回路を用
いた場合に比べ、より動作速度の向上が図れる。

【図面の簡単な説明】

第１図は本発明の実施例を示す時分割多重化回路の構成
ブロック図、第２図は従来の時分割多重化回路の構成ブ
ロック図、第３図は第２図中の入力回路の回路図、第４
図は第２図のタイムチャート、第５図は第１図のタイム
チャートである。 １５〜１８・・・・・・入力回路、１５ａ・・・・・・
初段入力用論理回路、１５ｂ・・・・・・インバータ、
１６ａ〜ｌ８ａ・・・・・・第１の論理回路、１６ｂ〜
１８ｂ・・・・・・第２の論理回路、１９〜２２・・・
・・・Ｄ−ＦＦ，Ｓｌ〜Ｓ４・・・・・・パラレルデー
タ、ＳＤ・・・・・・シリアルデータ、ＬＤ・・・・・
・ロード信号、ＣＬ・・・・・・クロック。

Claims (1)

1. 【特許請求の範囲】 １、ｎ個（但し、ｎ：正整数）のクロック数毎に活性化
   されるロード信号によりｎビットのパラレルデータをそ
   れぞれ入力するｎ個の入力回路と、前記ロード信号の活
   性化時に前記各入力回路の出力データを入力し、非活性
   化時にその出力データを前記クロックに同期してシリア
   ルにシフトするｎ段のフリップフロップ回路と、を備え
   た時分割多重化回路において、 前記初段の入力回路は、 前記ロード信号の非活性化時に一定論理レベルを前記フ
   リップフロップ回路の初段の入力側へ出力し、かつ前記
   ロード信号の活性化時に第１ビットの前記パラレルデー
   タを入力して、それに応じた信号を前記フリップフロッ
   プ回路の初段の入力側へ出力する回路構成にし、 前記第２段から最終段の各入力回路は、 前記ロード信号に基づき前記パラレルデータの入力状態
   を制御する第１の論理回路と、 前記第１の論理回路の出力と前段の前記フリップフロッ
   プ回路の出力との論理を取り、その論理結果を後段の前
   記フリップフロップ回路の入力側へ出力する第２の論理
   回路とで、 それぞれ構成したことを特徴とする時分割多重化回路。 ２、請求項１記載の時分割多重化回路において、前記初
   段の入力回路は、 第１のビットの前記パラレルデータと前記ロード信号と
   の論理を取る初段入力用論理回路と、前記初段入力用論
   理回路の出力を反転して前記フリップフロップの初段の
   入力側へ出力するインバータとで構成したことを特徴と
   する時分割多重化回路。 ３、請求項１または２記載の時分割多重化回路において
   、 前記各フリップフロップ回路を、遅延型フリップフロッ
   プ回路で構成したことを特徴とする時分割多重化回路。