JPH03946B2 - - Google Patents
Info
- Publication number
- JPH03946B2 JPH03946B2 JP59050421A JP5042184A JPH03946B2 JP H03946 B2 JPH03946 B2 JP H03946B2 JP 59050421 A JP59050421 A JP 59050421A JP 5042184 A JP5042184 A JP 5042184A JP H03946 B2 JPH03946 B2 JP H03946B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- format
- pcm
- signal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000006243 chemical reaction Methods 0.000 claims description 7
- 238000012545 processing Methods 0.000 description 8
- 238000005259 measurement Methods 0.000 description 7
- 238000012546 transfer Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Arrangements For Transmission Of Measured Signals (AREA)
- Time-Division Multiplex Systems (AREA)
- Small-Scale Networks (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明は、テレメータ計測装置におけるPCM
エンコーダ装置等のデータ変換装置に関する。
エンコーダ装置等のデータ変換装置に関する。
（従来技術）
第１図は従来のPCMエンコーダ装置から出力
されるPCM信号におけるフオーマツトを示す図
である。このフオーマツトでは、１フレームが固
定長であり、フレーム同期コード１、フレーム
ID（フレーム識別コード）２およびデータ３から
構成されている。PCMフレーム＃１の後には引
き続きPCMフレーム＃２，…PCMフレーム＃Ｎ
が順次連続して配列してある。従つて、このよう
なフオーマツトでは、ビツトレート、ワードレー
ト、及びフレームレートが共に一定である。
されるPCM信号におけるフオーマツトを示す図
である。このフオーマツトでは、１フレームが固
定長であり、フレーム同期コード１、フレーム
ID（フレーム識別コード）２およびデータ３から
構成されている。PCMフレーム＃１の後には引
き続きPCMフレーム＃２，…PCMフレーム＃Ｎ
が順次連続して配列してある。従つて、このよう
なフオーマツトでは、ビツトレート、ワードレー
ト、及びフレームレートが共に一定である。
第１図のフオーマツトでデータを出力する従来
のPCMエンコーダ装置は、入力データが、アナ
ログ信号の様に常時入力され、または出力の
PCM信号のビツトレートに比して十分に高速な
データ転送能力を有するデイジタル機器の出力で
あれば、毎フレームごとにデータの更新をするか
ら不都合はない。
のPCMエンコーダ装置は、入力データが、アナ
ログ信号の様に常時入力され、または出力の
PCM信号のビツトレートに比して十分に高速な
データ転送能力を有するデイジタル機器の出力で
あれば、毎フレームごとにデータの更新をするか
ら不都合はない。
しかしながら、近年のテレメータ計測装置にお
いては、センサからのアナログ信号やデイジタル
機器からの計測信号を一担コンピユータで一次処
理を行なつた後に、同コンピユータのデイジタル
出力をPCMエンコーダへ入力し、テレメータ信
号として伝送することが多い。この様なテレメー
タ計測装置に使用される場合にも、そのコンピユ
ータからPCMエンコーダ装置へ転送されるデー
タの転送レートがPCM信号のビツトレートに比
して十分に高速な場合には特に問題とならないが
通常はソフトウエアが介存する為にPCMのビツ
トレートと比較し得る程度のデータ転送になり得
る。この場合には、PCMエンコーダ装置が一次
処理コンピユータからの１ブロツクの計測データ
を入力し、そのデータをPCMフレームに構成し、
並列／直列変換してテレメータ送信機への伝送が
完了しても一次処理コンピユータが次の１ブロツ
クデータを出力する準備が出来ていない事態が発
生する。すると、PCMエンコーダ装置から送出
されるPCM信号が途切れるから、そのPCM信号
を受ける受信装置は次のフレームのPCM信号を
受けた時にビツト同期がとれない。この不具合を
除去する為に、通常はコンピユータから転送され
る計測データを一担メモリにラツチしておき次の
計測データが出力される迄は引き続き前データを
出力し続ける方式が、従来のPCMエンコーダ装
置では採用されている。
いては、センサからのアナログ信号やデイジタル
機器からの計測信号を一担コンピユータで一次処
理を行なつた後に、同コンピユータのデイジタル
出力をPCMエンコーダへ入力し、テレメータ信
号として伝送することが多い。この様なテレメー
タ計測装置に使用される場合にも、そのコンピユ
ータからPCMエンコーダ装置へ転送されるデー
タの転送レートがPCM信号のビツトレートに比
して十分に高速な場合には特に問題とならないが
通常はソフトウエアが介存する為にPCMのビツ
トレートと比較し得る程度のデータ転送になり得
る。この場合には、PCMエンコーダ装置が一次
処理コンピユータからの１ブロツクの計測データ
を入力し、そのデータをPCMフレームに構成し、
並列／直列変換してテレメータ送信機への伝送が
完了しても一次処理コンピユータが次の１ブロツ
クデータを出力する準備が出来ていない事態が発
生する。すると、PCMエンコーダ装置から送出
されるPCM信号が途切れるから、そのPCM信号
を受ける受信装置は次のフレームのPCM信号を
受けた時にビツト同期がとれない。この不具合を
除去する為に、通常はコンピユータから転送され
る計測データを一担メモリにラツチしておき次の
計測データが出力される迄は引き続き前データを
出力し続ける方式が、従来のPCMエンコーダ装
置では採用されている。
本従来方式によると、PCM信号でテレメータ
データを受信する装置は、実際には更新されてい
ない不必要なテレメータデータをも受信すること
になる。伝送されるテレメータデータが更新され
た必要なデータか、あるいは前にラツチされたデ
ータかの判断は、受信装置ではできない。そこ
で、受信装置は、受信したテレメータデータをを
一担全て入力せざるを得ない。従つて、受信テレ
メータデータをコンピユータで処理する受信装置
では、そのコンピユータの所要メモリ容量が不必
要に大きくなり、またそのコンピユータにおける
データ処理時間が長くなる。従来のPCMエンコ
ーダ装置にはこのような欠点があつた。この欠点
は、従来のPCMエンコーダ装置が、新規なデー
タを入力するか否かにかかわらず、フレームを途
切らせないようにデータを送出することによつ
て、受信装置のビツト同期を推持する方式を採用
することにより生じたのである。このような欠点
は、PCMエンコーダ装置だけでなく、第１のフ
オーマツトの第１のデータを第１のビツトレート
で間欠的に受け、直列型の第２のフオーマツトの
第２のデータに変換して第２のビツトレートで出
力するデータ変換装置においては、第２のフオー
マツトが第１図の如くフレームを連続させる方式
である限り、一般的に不可避である。
データを受信する装置は、実際には更新されてい
ない不必要なテレメータデータをも受信すること
になる。伝送されるテレメータデータが更新され
た必要なデータか、あるいは前にラツチされたデ
ータかの判断は、受信装置ではできない。そこ
で、受信装置は、受信したテレメータデータをを
一担全て入力せざるを得ない。従つて、受信テレ
メータデータをコンピユータで処理する受信装置
では、そのコンピユータの所要メモリ容量が不必
要に大きくなり、またそのコンピユータにおける
データ処理時間が長くなる。従来のPCMエンコ
ーダ装置にはこのような欠点があつた。この欠点
は、従来のPCMエンコーダ装置が、新規なデー
タを入力するか否かにかかわらず、フレームを途
切らせないようにデータを送出することによつ
て、受信装置のビツト同期を推持する方式を採用
することにより生じたのである。このような欠点
は、PCMエンコーダ装置だけでなく、第１のフ
オーマツトの第１のデータを第１のビツトレート
で間欠的に受け、直列型の第２のフオーマツトの
第２のデータに変換して第２のビツトレートで出
力するデータ変換装置においては、第２のフオー
マツトが第１図の如くフレームを連続させる方式
である限り、一般的に不可避である。
（発明の目的）
本発明の目的は、入力データに含まれる情報を
重複して送出することなく、しかもビツト同期情
報が継続して出力できるデータ変換装置の提供に
ある。
重複して送出することなく、しかもビツト同期情
報が継続して出力できるデータ変換装置の提供に
ある。
（発明の構成）
本発明は、第１のフオーマツトで入力したデー
タを直列型式の第２のフオーマツトのデータに変
換して所定ビツト周期で出力するデータ伝送装置
において、前記入力データを入力の順に交互に記
憶する第１及び第２の記憶手段と、前記記憶手段
に記憶してある前記データを前記第１の記憶手段
からと前記第２の記憶手段からと交互に読み出す
回路と、前記所定ビツト周期のNULLデータを
生ずる回路と、前記記憶手段から読み出した前記
データを前記第２のフオーマツトのデータに変換
する回路と、前記第２のフオーマツトのデータが
途切れる期間だけに前記NULLデータを入力し、
前記第２のフオーマツトのデータ又は前記
NULLデータをビツト同期を維持して出力する
回路とが備えてある構成である。
タを直列型式の第２のフオーマツトのデータに変
換して所定ビツト周期で出力するデータ伝送装置
において、前記入力データを入力の順に交互に記
憶する第１及び第２の記憶手段と、前記記憶手段
に記憶してある前記データを前記第１の記憶手段
からと前記第２の記憶手段からと交互に読み出す
回路と、前記所定ビツト周期のNULLデータを
生ずる回路と、前記記憶手段から読み出した前記
データを前記第２のフオーマツトのデータに変換
する回路と、前記第２のフオーマツトのデータが
途切れる期間だけに前記NULLデータを入力し、
前記第２のフオーマツトのデータ又は前記
NULLデータをビツト同期を維持して出力する
回路とが備えてある構成である。
（実施例）
次に実施例を挙げ本発明を詳細に説明する。第
２図は本発明の一実施例であるPCMエンコーダ
装置の出力信号のフオーマツトを示す図である。
PCMフレーム長は第１図に示した従来のPCMフ
レームと同様に固定長であるが、本実施例のフオ
ーマツトではPCMフレーム間の時間長が不定で
あり、その間にはPCMビツト同期をとるための
NULLデータ４が出力されている。NULLデー
タ４は全てのビツトが０のデータである。
２図は本発明の一実施例であるPCMエンコーダ
装置の出力信号のフオーマツトを示す図である。
PCMフレーム長は第１図に示した従来のPCMフ
レームと同様に固定長であるが、本実施例のフオ
ーマツトではPCMフレーム間の時間長が不定で
あり、その間にはPCMビツト同期をとるための
NULLデータ４が出力されている。NULLデー
タ４は全てのビツトが０のデータである。
第３図は、出力信号が第２図に示すフオーマツ
トである本発明の一実施例のPCMエンコーダ装
置のブロツク図である。この実施例には、一次処
理用のコンピユータからテレメータのデータ５０
と制御信号５１とが入力される。データ５０はブ
ロツクごとに入力され、制御信号５１にはそのブ
ロツクの終りを現す転送終り信号が含まれてい
る。中央処理部７からは、その転送終り信号に同
期した切替信号１０１をA/B切替器８及びタイ
ミング発生回路２１に送出する。中央処理部７
は、命令記憶部６に予め記憶してある命令に従
い、入力されたデータ５０がバツフアメモリＡ９
又はバツフアメモリＢ１０のいずれに記憶される
べきかを決め、切替信号１０１を出力する。切替
信号１０１がバツフアメモリＡを指示するとき
は、A/B切替器８はメモリ切換スイツチ１１お
よび１２を作動させて、両スイツチの接点をＡ側
に設定する。データ５０は入力制御部５を経て入
力データ１３となり、バツフアメモリＡ９に、中
央処理部７からのアドレス信号１０２のタイミン
グで、書き込む。アドレス信号１０２はデータ５
０のタイミングに同期している。書き込みが完了
すると、直後に切替信号１０１が発生し、A/B
切替器８を作動させてメモリ切換スイツチ１１お
よび１２をＢ側にセツトし、次に転送されてくる
入力データ１３をバツフアメモリＢ１０に書き込
む。バツフアメモリへの書き込み動作は前記動作
の繰り返しにより行なわれる。
トである本発明の一実施例のPCMエンコーダ装
置のブロツク図である。この実施例には、一次処
理用のコンピユータからテレメータのデータ５０
と制御信号５１とが入力される。データ５０はブ
ロツクごとに入力され、制御信号５１にはそのブ
ロツクの終りを現す転送終り信号が含まれてい
る。中央処理部７からは、その転送終り信号に同
期した切替信号１０１をA/B切替器８及びタイ
ミング発生回路２１に送出する。中央処理部７
は、命令記憶部６に予め記憶してある命令に従
い、入力されたデータ５０がバツフアメモリＡ９
又はバツフアメモリＢ１０のいずれに記憶される
べきかを決め、切替信号１０１を出力する。切替
信号１０１がバツフアメモリＡを指示するとき
は、A/B切替器８はメモリ切換スイツチ１１お
よび１２を作動させて、両スイツチの接点をＡ側
に設定する。データ５０は入力制御部５を経て入
力データ１３となり、バツフアメモリＡ９に、中
央処理部７からのアドレス信号１０２のタイミン
グで、書き込む。アドレス信号１０２はデータ５
０のタイミングに同期している。書き込みが完了
すると、直後に切替信号１０１が発生し、A/B
切替器８を作動させてメモリ切換スイツチ１１お
よび１２をＢ側にセツトし、次に転送されてくる
入力データ１３をバツフアメモリＢ１０に書き込
む。バツフアメモリへの書き込み動作は前記動作
の繰り返しにより行なわれる。
一方のバツフアメモリへの書込みが完了し、切
換スイツチ１１，１２が切替わるとアドレス信号
の供給ラインがアドレス発生器２５からのPCM
アドレス信号１１４に切替わり、メモリ内に書き
込まれたデータはPCMアドレス信号１１４のタ
イミングで読み出され、バツフア１５を介して並
列／直列変換器１６へ転送される。並列／直列変
換器１６は、入力したデータにフレームID発生
器１７およびフレームシンク発生器１８で発生さ
せたフレームID１１７およびフレームシンクコ
ード１１８を付加し、タイミング発生回路２１か
らのシフトクロツク１２１のタイミングで直列
PCMフレームを作成し、NRZ−L/Biφ−Ｌ
（nonreturn to zero level／biphase level）変換
器２０を介して、出力PCM信号１２３としてテ
レメータ送信機へ出力する。
換スイツチ１１，１２が切替わるとアドレス信号
の供給ラインがアドレス発生器２５からのPCM
アドレス信号１１４に切替わり、メモリ内に書き
込まれたデータはPCMアドレス信号１１４のタ
イミングで読み出され、バツフア１５を介して並
列／直列変換器１６へ転送される。並列／直列変
換器１６は、入力したデータにフレームID発生
器１７およびフレームシンク発生器１８で発生さ
せたフレームID１１７およびフレームシンクコ
ード１１８を付加し、タイミング発生回路２１か
らのシフトクロツク１２１のタイミングで直列
PCMフレームを作成し、NRZ−L/Biφ−Ｌ
（nonreturn to zero level／biphase level）変換
器２０を介して、出力PCM信号１２３としてテ
レメータ送信機へ出力する。
タイミング発生回路２１は、発振器２３からの
クロツク１１０で動作するビツトカウンタ２４か
らの出力信号１１１を受け、各部で用いるタイミ
ング信号を発生する。NULLデータ発生器１９
は、PCMアドレス信号１１４を受け、そのアド
レスがバツフアメモリの最大アドレスに達つする
と、即ち並列／直列変換器１６が１つのバツフア
メモリ内のデータを全て変換し終えると、次のバ
ツフアメモリ内のデータが用意される（書き込み
終る）までNULLデータ１１９を発生し続ける。
次のバツフアメモリのデータが用意されたこと
は、切替信号１０１がタイミング発生回路２１に
入力され、タイミング信号１１２によりアドレス
発生器２５のアドレスをクリヤし、アドレス信号
１１４が０番地に戻るこにより、NULLデータ
発生器１９が認識する。NULLデータ１１９は、
並列／直列変換器１１６において、シフトクロツ
ク１２１によりPCMビツトに同期させられて、
NRZ−L/Biφ−Ｌ変換器２０を経て出力される。
バツフアメモリＡ９とバツフアメモリＢ１０のメ
モリサイズは同じである。このメモリサイズは、
外部機器の１回のデータブロツク転送量に対し、
十分な容量を有していれば良く、命令記憶部内に
書き込まれた命令を変更することにより任意のフ
レーム長を設定することも可能となる。
クロツク１１０で動作するビツトカウンタ２４か
らの出力信号１１１を受け、各部で用いるタイミ
ング信号を発生する。NULLデータ発生器１９
は、PCMアドレス信号１１４を受け、そのアド
レスがバツフアメモリの最大アドレスに達つする
と、即ち並列／直列変換器１６が１つのバツフア
メモリ内のデータを全て変換し終えると、次のバ
ツフアメモリ内のデータが用意される（書き込み
終る）までNULLデータ１１９を発生し続ける。
次のバツフアメモリのデータが用意されたこと
は、切替信号１０１がタイミング発生回路２１に
入力され、タイミング信号１１２によりアドレス
発生器２５のアドレスをクリヤし、アドレス信号
１１４が０番地に戻るこにより、NULLデータ
発生器１９が認識する。NULLデータ１１９は、
並列／直列変換器１１６において、シフトクロツ
ク１２１によりPCMビツトに同期させられて、
NRZ−L/Biφ−Ｌ変換器２０を経て出力される。
バツフアメモリＡ９とバツフアメモリＢ１０のメ
モリサイズは同じである。このメモリサイズは、
外部機器の１回のデータブロツク転送量に対し、
十分な容量を有していれば良く、命令記憶部内に
書き込まれた命令を変更することにより任意のフ
レーム長を設定することも可能となる。
第３図の実施例では、有効なデータが所定の量
だけ入力され終る都度にその入力データの情報が
一回だけ所定のPCMフレームでで出力され、デ
ータ入力が途切れている期間にはNULLデータ
が出力されてこの実施例と受信装置とのビツト同
期を維持している。NULLデータは受信装置で
PCMフレームとは区別できるから、受信装置の
コンピユータは、受信信号のうちからNULLデ
ータを除去してデータ処理をすることができる。
従つて、本実施例を用いれば、受信装置のコンピ
ユータにおいて重複データ記憶用の不必要なメモ
リを省ぶくことができ、そのコンピユータにおけ
るデータ処理時間が短縮できる。。また、この実
施例では、PCM信号１２３のフレーム周期はラ
ンダムな任意の値であるから、入力データ５０と
PCM信号１２３の転送タイミングは相互に自由
に設定でき、システム設計が容易である。
だけ入力され終る都度にその入力データの情報が
一回だけ所定のPCMフレームでで出力され、デ
ータ入力が途切れている期間にはNULLデータ
が出力されてこの実施例と受信装置とのビツト同
期を維持している。NULLデータは受信装置で
PCMフレームとは区別できるから、受信装置の
コンピユータは、受信信号のうちからNULLデ
ータを除去してデータ処理をすることができる。
従つて、本実施例を用いれば、受信装置のコンピ
ユータにおいて重複データ記憶用の不必要なメモ
リを省ぶくことができ、そのコンピユータにおけ
るデータ処理時間が短縮できる。。また、この実
施例では、PCM信号１２３のフレーム周期はラ
ンダムな任意の値であるから、入力データ５０と
PCM信号１２３の転送タイミングは相互に自由
に設定でき、システム設計が容易である。
なお、前述の実施例では、NULLデータ４は、
全ビツトが０のデータとしたが、全ビツトが１の
データでも差支えない。
全ビツトが０のデータとしたが、全ビツトが１の
データでも差支えない。
（発明の効果）
本発明によれば、以上に詳述した如く、入力デ
ータに含まれる情報を重複して送出することな
く、しかもビツト同期情報が継続して出力できる
データ変換装置が提供できる。
ータに含まれる情報を重複して送出することな
く、しかもビツト同期情報が継続して出力できる
データ変換装置が提供できる。
第１図は従来のPCMエンコーダ装置のPCM信
号のフオーマツトを示す図、第２図は本発明の一
実施例のPCMエンコーダ装置から出力される
PCM信号のフオーマツトを示す図、第３図はそ
の実施例のブロツク図である。 １……フレーム同期コード、２……フレーム
ID、３……データ、４……NULLデータ。
号のフオーマツトを示す図、第２図は本発明の一
実施例のPCMエンコーダ装置から出力される
PCM信号のフオーマツトを示す図、第３図はそ
の実施例のブロツク図である。 １……フレーム同期コード、２……フレーム
ID、３……データ、４……NULLデータ。
Claims (1)
- １ 第１のフオーマツトで入力したデータを直列
型式の第２のフオーマツトのデータに変換して所
定ビツト周期で出力するデータ変換装置におい
て、前記入力データを入力の順に交互に記憶する
第１及び第２の記憶手段と、前記記憶手段に記憶
してある前記データを前記第１の記憶手段からと
前記第２の記憶手段からと交互に読み出す回路
と、前記所定ビツト周期のNULLデータを生ず
る回路と、前記記憶手段から読み出した前記デー
タを前記第２のフオーマツトのデータに変換する
回路と、前記第２のフオーマツトのデータが途切
れる期間だけに前記NULLデータを入力し、前
記第２のフオーマツトのデータ又は前記NULL
データをビツト同期を維持して出力する回路とが
備えてあるデータ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59050421A JPS60194641A (ja) | 1984-03-16 | 1984-03-16 | デ−タ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59050421A JPS60194641A (ja) | 1984-03-16 | 1984-03-16 | デ−タ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60194641A JPS60194641A (ja) | 1985-10-03 |
| JPH03946B2 true JPH03946B2 (ja) | 1991-01-09 |
Family
ID=12858397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59050421A Granted JPS60194641A (ja) | 1984-03-16 | 1984-03-16 | デ−タ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60194641A (ja) |
-
1984
- 1984-03-16 JP JP59050421A patent/JPS60194641A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60194641A (ja) | 1985-10-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4056851A (en) | Elastic buffer for serial data | |
| JPH03104459A (ja) | データ通信装置 | |
| US4573172A (en) | Programmable circuit for series-parallel transformation of a digital signal | |
| JPH04267431A (ja) | エラスチックバッファ | |
| JPS6038957A (ja) | ４相ｐｓｋ波の位相不確定除去回路 | |
| JPH02179046A (ja) | 信号符号化方式 | |
| JPH03946B2 (ja) | ||
| JP3252229B2 (ja) | デジタル・データ送信システム | |
| JPS60241150A (ja) | デ−タ転送装置 | |
| EP0374794A2 (en) | Digital transmitting/receiving apparatus using buffer memory to eliminated effects of jitter | |
| JP3213389B2 (ja) | 時分割多重通信装置 | |
| JP2817803B2 (ja) | シンク発生方法 | |
| JPS6051065A (ja) | 画像信号処理方式 | |
| JPH04260254A (ja) | Ｈｄｌｃ非同期モードのディジタルデータ転送方式 | |
| KR100208280B1 (ko) | 선입선출 제어부를 갖는 데이터 전송 장치 | |
| JPS5859651A (ja) | デジタル信号伝送方法 | |
| KR100190289B1 (ko) | Cd-rom의 데이터 버퍼링과 에러 정정 장치 및 그 방법 | |
| JP2576111B2 (ja) | デジタル信号速度変換方式 | |
| JP2537846B2 (ja) | デ−タ伝送装置 | |
| JPH022345B2 (ja) | ||
| JPH0611130B2 (ja) | ディジタルデータ通信装置 | |
| JPH0198348A (ja) | シリアル・データ受信回路 | |
| JPS58104551A (ja) | デ−タ伝送装置 | |
| JPH10135844A (ja) | シリアル／パラレル変換装置 | |
| JPH0511474B2 (ja) |