JPH039533A - ショットキーゲート型電界効果トランジスタ - Google Patents
ショットキーゲート型電界効果トランジスタInfo
- Publication number
- JPH039533A JPH039533A JP14494389A JP14494389A JPH039533A JP H039533 A JPH039533 A JP H039533A JP 14494389 A JP14494389 A JP 14494389A JP 14494389 A JP14494389 A JP 14494389A JP H039533 A JPH039533 A JP H039533A
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- Japan
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- gate electrode
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- layer
- effect transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半絶縁性半導体基板に形成された活性層を用
いて構成されるショットキーゲート型電界効果トランジ
スタ（ＭＥＳＦＥＴ）に関する。
いて構成されるショットキーゲート型電界効果トランジ
スタ（ＭＥＳＦＥＴ）に関する。
（従来の技術）
半導体素子の高速化、高集積化に伴い、素子の微細化が
進んでいる。素子の微細化は素子特性に種々の影響を与
えるが、電界効果トランジスタ（ＦＥＴ）においては、
素子の微細化による特性への影響としては、短チヤネル
効果と狭チャネル効果とが代表的である。
進んでいる。素子の微細化は素子特性に種々の影響を与
えるが、電界効果トランジスタ（ＦＥＴ）においては、
素子の微細化による特性への影響としては、短チヤネル
効果と狭チャネル効果とが代表的である。
ショットキーゲート電極を用いたＭＥＳＦＥＴにおいて
も、短チヤネル効果と狭チャネル効果とがある。ＭＥＳ
ＦＥＴの短チヤネル効果に対する対策は、これまで種々
提案されているが、狭チャネル効果についてはこれまで
余り考えられていないのが実情である。
も、短チヤネル効果と狭チャネル効果とがある。ＭＥＳ
ＦＥＴの短チヤネル効果に対する対策は、これまで種々
提案されているが、狭チャネル効果についてはこれまで
余り考えられていないのが実情である。
ＭＥＳＦＥＴの狭チャネル効果は、ゲート電極が、リソ
グラフィ工程での余裕の必要性と電極引き出しの必要性
からゲート幅方向に活性層領域から外には谷だしてパタ
ーン形成されることによる影響が大きい。ゲート電極の
活性層領域から突き出した部分の電位が活性層に影響を
与えるからである。この様な観点から、ＭＥＳＦＥＴの
狭チャネル効果を抑制する方法として、ゲート電極が活
性層領域から突き出している領域のゲート電極と基板間
に絶縁膜を介在させる方法が提案されている（昭和６２
年１月２１ 電子通信学会技術研究報告 Ｖｏｌ、 ８
６ Ｎｏ 、 ３０５ ）。
グラフィ工程での余裕の必要性と電極引き出しの必要性
からゲート幅方向に活性層領域から外には谷だしてパタ
ーン形成されることによる影響が大きい。ゲート電極の
活性層領域から突き出した部分の電位が活性層に影響を
与えるからである。この様な観点から、ＭＥＳＦＥＴの
狭チャネル効果を抑制する方法として、ゲート電極が活
性層領域から突き出している領域のゲート電極と基板間
に絶縁膜を介在させる方法が提案されている（昭和６２
年１月２１ 電子通信学会技術研究報告 Ｖｏｌ、 ８
６ Ｎｏ 、 ３０５ ）。
しかしこの方法では、ゲート電極のゲート幅方向に段差
が形成されるため、特にゲート幅が小さいものとなった
場合に、狭チャネル効果の抑制は十分ではない、プロセ
ス的にも繁雑である、ゲート電極金属の被覆性も劣化す
る、といった問題があった。
が形成されるため、特にゲート幅が小さいものとなった
場合に、狭チャネル効果の抑制は十分ではない、プロセ
ス的にも繁雑である、ゲート電極金属の被覆性も劣化す
る、といった問題があった。
（発明が解決しようとする課題）
以上のように従来、ＭＥＳＦＥＴにおける狭チャネル効
果を抑制する有効な方法はなかった。
果を抑制する有効な方法はなかった。
本発明は上記の点に鑑みなされたもので、効果的に狭チ
ャネル効果を抑制できるＭＥＳＦＥＴを提供することを
目的とする。
ャネル効果を抑制できるＭＥＳＦＥＴを提供することを
目的とする。
Ｃ発明の構成］
（課題を解決するための手段）
本発明は、半絶縁性半導体基板に第１導電型活性層が形
成され、この活性層を横切るようにショットキーゲート
電極が形成された電界効果トランジスタにおいて、前記
活性層のゲート幅方向に隣接する基板領域に第２導電型
層を設けたことを特徴とする。
成され、この活性層を横切るようにショットキーゲート
電極が形成された電界効果トランジスタにおいて、前記
活性層のゲート幅方向に隣接する基板領域に第２導電型
層を設けたことを特徴とする。
（作用）
本発明によれば、ゲート電極下のゲート幅方向について
、活性層からこれに隣接する基板領域の電位分布を見る
と、活性層の境界部にｐｎ接合による大きい電位障壁が
形成される。これにより、ゲート電極の活性層領域から
突き出した部分からの活性層に対する電位の影響が緩和
され、狭チャネル効果が効果的に抑制される。また絶縁
膜を介在させる方法と異なり、ゲート幅が小さいものと
なってもゲート電極金属の被覆性を考慮する必要がない
。
、活性層からこれに隣接する基板領域の電位分布を見る
と、活性層の境界部にｐｎ接合による大きい電位障壁が
形成される。これにより、ゲート電極の活性層領域から
突き出した部分からの活性層に対する電位の影響が緩和
され、狭チャネル効果が効果的に抑制される。また絶縁
膜を介在させる方法と異なり、ゲート幅が小さいものと
なってもゲート電極金属の被覆性を考慮する必要がない
。
（実施例）
以下、本発明の実施例を図面を参照して説明する。
第１図（ａ） （ｂ） （ｅ）は、一実施例のＧ ａ
Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔを示す平面図とそのＡ
−Ａ’およびＢ−Ｂ’断面図である。半絶縁性ＧａＡｓ
、ｌ板１に、イオン注入によりｎ型活性層２が形成され
、このｎ型活性層２上にこれを横切るように例えば窒化
タングステン（ＷＮ）膜からなるショットキーゲート電
極３が形成されている。
Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔを示す平面図とそのＡ
−Ａ’およびＢ−Ｂ’断面図である。半絶縁性ＧａＡｓ
、ｌ板１に、イオン注入によりｎ型活性層２が形成され
、このｎ型活性層２上にこれを横切るように例えば窒化
タングステン（ＷＮ）膜からなるショットキーゲート電
極３が形成されている。
ゲート電極３の側壁には絶縁膜４が形成され、このゲー
ト電極３と絶縁膜４をマスクとしてＳｔの高濃度イオン
注入によりｎ゛型層５．６が形成され、その表面にソー
ス、ドレインのオーミック電極７，８がＡｕＧｅ／Ａｕ
膜により形成されている。ゲート電極３が配設された領
域を含む、第１図（ａ）に破線で示す領域にはｐ型層９
が形成されている。ｐ型層９は活性層であるｎＪ５層２
より低不純物濃度である。またゲート幅方向の断面（第
１図（Ｃ））で見たときに、ｎ型活性層３領域に隣接す
る基板領域のゲート電極３の下がこのｐ型層９となって
いる。
ト電極３と絶縁膜４をマスクとしてＳｔの高濃度イオン
注入によりｎ゛型層５．６が形成され、その表面にソー
ス、ドレインのオーミック電極７，８がＡｕＧｅ／Ａｕ
膜により形成されている。ゲート電極３が配設された領
域を含む、第１図（ａ）に破線で示す領域にはｐ型層９
が形成されている。ｐ型層９は活性層であるｎＪ５層２
より低不純物濃度である。またゲート幅方向の断面（第
１図（Ｃ））で見たときに、ｎ型活性層３領域に隣接す
る基板領域のゲート電極３の下がこのｐ型層９となって
いる。
具体的な製造工程を説明すれば、まず半絶縁性ＧａＡｓ
Ｍｉ板１の第１図（ａ）に破線で示すｐ型層形成領域に
窓を有するレジストパターンを形成し、Ｂｅイオンを例
えば加速電圧７０ｋｅＶ、 ドーズ量２ Ｘ １０
＋２／ ａｍ２でイオン注入してｐ型層９を形成する。
Ｍｉ板１の第１図（ａ）に破線で示すｐ型層形成領域に
窓を有するレジストパターンを形成し、Ｂｅイオンを例
えば加速電圧７０ｋｅＶ、 ドーズ量２ Ｘ １０
＋２／ ａｍ２でイオン注入してｐ型層９を形成する。
ｐ型層９の形成は他の方法例えば固相拡散法などを用い
てもよい。次に活性層形成用のレジストパターンを形成
し、Ｓｉイオンを例えば加速電圧２５ｋｅＶ、 ドー
ズＲ６Ｘ １０ ”／Ｌ：ｒｎ２でイオン注入してｎＪ
ｅ！活性層２を形成する。そしてレジストパターンを除
去した後、スパッタ法によりＷＮ膜を例えば３０００人
堆積し、これを反応性イオンエツチング法によりパター
ン形成してゲート電極３を形成する。次にゲート電極側
壁に絶縁膜４を堆積し、ソース、ドレイン領域を含む素
子形成領域に窓を持つレジストパターンを形成して、こ
のレジストパターンとゲート電極３および側壁絶縁膜４
をマスクとしてＳｉを例えば加速電圧８０ｋｅＶ、
ドーズｆｆｉ Ｉ Ｘ １０ ”／ａｎ２でイオン注入
してｎ＋型層５，６を形成する。最後にＡ ｕ Ｇ ｅ
／ Ａ ｕ膜により、ソース、ドレインのオーミック
電極７，８を形成する。なおイオン注入による不純物の
活性化は、ソース、ドレインの高濃度層形成のイオン注
入を行った後に例えば８２０℃、２０分の熱処理により
行う。
てもよい。次に活性層形成用のレジストパターンを形成
し、Ｓｉイオンを例えば加速電圧２５ｋｅＶ、 ドー
ズＲ６Ｘ １０ ”／Ｌ：ｒｎ２でイオン注入してｎＪ
ｅ！活性層２を形成する。そしてレジストパターンを除
去した後、スパッタ法によりＷＮ膜を例えば３０００人
堆積し、これを反応性イオンエツチング法によりパター
ン形成してゲート電極３を形成する。次にゲート電極側
壁に絶縁膜４を堆積し、ソース、ドレイン領域を含む素
子形成領域に窓を持つレジストパターンを形成して、こ
のレジストパターンとゲート電極３および側壁絶縁膜４
をマスクとしてＳｉを例えば加速電圧８０ｋｅＶ、
ドーズｆｆｉ Ｉ Ｘ １０ ”／ａｎ２でイオン注入
してｎ＋型層５，６を形成する。最後にＡ ｕ Ｇ ｅ
／ Ａ ｕ膜により、ソース、ドレインのオーミック
電極７，８を形成する。なおイオン注入による不純物の
活性化は、ソース、ドレインの高濃度層形成のイオン注
入を行った後に例えば８２０℃、２０分の熱処理により
行う。
第２図は、この実施例によるＭＥＳＦＥＴのゲート幅方
向の断面、すなイ）ち第１図（ｃ）の断面での表面電位
分布を示している。図から明らかなように活性層２の境
界にｐｎ接合による大きい電位障壁が形成された状態と
なる。この結果、ゲート電極３の活性層領域から突き出
した部分の電位による活性層２への影フが抑圧され、狭
チャネル効果が抑制されることになる。またこの狭チャ
ネル効果の抑制は、ｐ型層とショットキー電極間の電位
障壁に起因すると考えられる。つまりこれらｐｎ接合お
よびｐ・ショットキー接合による電位障壁からのそれぞ
れの空乏層の延びが小さいことが相俟って狭チャネル効
果は抑制される。
向の断面、すなイ）ち第１図（ｃ）の断面での表面電位
分布を示している。図から明らかなように活性層２の境
界にｐｎ接合による大きい電位障壁が形成された状態と
なる。この結果、ゲート電極３の活性層領域から突き出
した部分の電位による活性層２への影フが抑圧され、狭
チャネル効果が抑制されることになる。またこの狭チャ
ネル効果の抑制は、ｐ型層とショットキー電極間の電位
障壁に起因すると考えられる。つまりこれらｐｎ接合お
よびｐ・ショットキー接合による電位障壁からのそれぞ
れの空乏層の延びが小さいことが相俟って狭チャネル効
果は抑制される。
第３図は、この実施例によるＭＥＳＦＥＴのしきい値電
圧ＶＬｈとゲート幅Ｗｇの関係を４Ｐ１定した結果を、
ｐ型層を持たない従来例と比較して示したものである。
圧ＶＬｈとゲート幅Ｗｇの関係を４Ｐ１定した結果を、
ｐ型層を持たない従来例と比較して示したものである。
これはゲート長がＬｇ＝０．５μｍのＭＥＳＦＥＴにつ
いてのデータである。図から明らかなように従来例では
ゲート幅が小さくなるにつれてしきい値電圧ｖｔｈの平
均値が正方向に大きく変化しているのに対し、この実施
例ではゲート幅１μｍ程度になってもしきい値電圧のｆ
均値は大きいゲート幅のときと変わらない。しきい値の
ばらつきについても、従来例ではゲート幅が小さくなる
につれて大きくなっているのに対し、この実施例ではそ
れ程大きいばらつきを示さない。
いてのデータである。図から明らかなように従来例では
ゲート幅が小さくなるにつれてしきい値電圧ｖｔｈの平
均値が正方向に大きく変化しているのに対し、この実施
例ではゲート幅１μｍ程度になってもしきい値電圧のｆ
均値は大きいゲート幅のときと変わらない。しきい値の
ばらつきについても、従来例ではゲート幅が小さくなる
につれて大きくなっているのに対し、この実施例ではそ
れ程大きいばらつきを示さない。
以上のようにこの実施例によれば、ｎ型活性層に隣接し
てゲート幅方向の基板領域にｐ型層を設けることによっ
て、狭チャネル効果が抑制される。
てゲート幅方向の基板領域にｐ型層を設けることによっ
て、狭チャネル効果が抑制される。
狭チャネル効果を抑制するには特にｐ型層の不純物濃度
が重要である。この不純物濃度を試算した結果、ｎ型活
性層がチャネル領域として用いられる場合、Ｉ Ｘ １
０ ”／ｃｍ３〜Ｉ Ｘ １０１８／ｃｍ３の範囲がよ
く、特にｌＸ１０１５／ｃＩＩ＋３〜１×１０じ／ ｃ
ｍ ’がよい。この範囲にｐ型層の不純物濃度を設定す
る事により、狭チャネル効果は無視できる程度に抑える
ことができる。
が重要である。この不純物濃度を試算した結果、ｎ型活
性層がチャネル領域として用いられる場合、Ｉ Ｘ １
０ ”／ｃｍ３〜Ｉ Ｘ １０１８／ｃｍ３の範囲がよ
く、特にｌＸ１０１５／ｃＩＩ＋３〜１×１０じ／ ｃ
ｍ ’がよい。この範囲にｐ型層の不純物濃度を設定す
る事により、狭チャネル効果は無視できる程度に抑える
ことができる。
本発明は上記実施例に限られるものではない。
例えば実施例では、ｐ型層をゲート電極が配設される領
域全体に形成し、その後このｐ型層と一部重なるように
ｎ型活性層を形成したが、例えば第１図（ｅ）に対して
第４図′に示すように、ｎ型活性層２が形成される領域
を避けて、ｎ型活性層２のゲート幅方向の両側にそれぞ
れｐ型層９３．９□を形成するようにしてもよい。この
ようにすれば、ｎ型活性層領域のイオン注入はｎ型不純
物のイオン注入のみとなるから、イオン注入によるダメ
ージを少なくすることができ、優れたショットキーゲー
ト特性を得ることができる。また実施例ではゲート電極
が活性層領域からはみだした領域のゲート電極上全体に
ｐ型層を設けたが、必ずしもゲート電極上全体にｐ型層
を設けなくてもよい。すなわち、活性層から大きくはみ
だしたゲート電極部分からの活性層に対する影響は、活
性層から離れるにつれて小さいものとなるから、ゲート
電極のはみだし幅が大きい場合にはそれより狭い範囲に
ｐ型層を設けることによっても十分効果が得られる。さ
らに、ｐ型層がｌ型活性層全体を国うように形成するこ
ともできる。
域全体に形成し、その後このｐ型層と一部重なるように
ｎ型活性層を形成したが、例えば第１図（ｅ）に対して
第４図′に示すように、ｎ型活性層２が形成される領域
を避けて、ｎ型活性層２のゲート幅方向の両側にそれぞ
れｐ型層９３．９□を形成するようにしてもよい。この
ようにすれば、ｎ型活性層領域のイオン注入はｎ型不純
物のイオン注入のみとなるから、イオン注入によるダメ
ージを少なくすることができ、優れたショットキーゲー
ト特性を得ることができる。また実施例ではゲート電極
が活性層領域からはみだした領域のゲート電極上全体に
ｐ型層を設けたが、必ずしもゲート電極上全体にｐ型層
を設けなくてもよい。すなわち、活性層から大きくはみ
だしたゲート電極部分からの活性層に対する影響は、活
性層から離れるにつれて小さいものとなるから、ゲート
電極のはみだし幅が大きい場合にはそれより狭い範囲に
ｐ型層を設けることによっても十分効果が得られる。さ
らに、ｐ型層がｌ型活性層全体を国うように形成するこ
ともできる。
さらに実施例ではＧ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ
Ｔを説明したが、他の半導体材料例えばＳｉやＧｅを
を用いたＭＥＳＦＥＴにも本発明を適用することが可能
である。、また活性層がｐ型層である場合にも、実施例
で示したｐ型層の部分をｎ型層とすることにより本発明
は有効である。
Ｔを説明したが、他の半導体材料例えばＳｉやＧｅを
を用いたＭＥＳＦＥＴにも本発明を適用することが可能
である。、また活性層がｐ型層である場合にも、実施例
で示したｐ型層の部分をｎ型層とすることにより本発明
は有効である。
［発明の効果コ
以上のべたように本発明によれば、第１導電型活性層の
ゲート幅方向に隣接する基数領域に第２導電型層を設け
ることによって、狭チャネル効果を抑制したＭＥＳＦＥ
Ｔを得ることができる。
ゲート幅方向に隣接する基数領域に第２導電型層を設け
ることによって、狭チャネル効果を抑制したＭＥＳＦＥ
Ｔを得ることができる。
第１図（ａ）〜（ｃ）は本発明の一実施例のＧ ａ Ａ
ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔを示す一＋１面図とその
Ａ−Ａ’およびＢ−Ｂ’断面図、 第２図はそのゲート幅ｈ゛向の断面での電位分糸を示す
図、 第３図は同じくそのＭＥＳＦＥＴのしきい値電圧とゲー
ト幅の関係をｎｌ定した結果を従来例と比較して示す図
、 第４図は他の実施例のに ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ
Ｅ Ｔを示す断面図である。 １・・パト絶縁性ＧａＡｓ基板、２・・・ｎ型活性層、
３・・・ショットキーゲート電極、４・・・絶縁膜、５
゜６・・・ｎ゛型層７，８・・・オーミック電極、９・
・・ｐ型層。
ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔを示す一＋１面図とその
Ａ−Ａ’およびＢ−Ｂ’断面図、 第２図はそのゲート幅ｈ゛向の断面での電位分糸を示す
図、 第３図は同じくそのＭＥＳＦＥＴのしきい値電圧とゲー
ト幅の関係をｎｌ定した結果を従来例と比較して示す図
、 第４図は他の実施例のに ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ
Ｅ Ｔを示す断面図である。 １・・パト絶縁性ＧａＡｓ基板、２・・・ｎ型活性層、
３・・・ショットキーゲート電極、４・・・絶縁膜、５
゜６・・・ｎ゛型層７，８・・・オーミック電極、９・
・・ｐ型層。
Claims (2)
- （１）半絶縁性半導体基板に第１導電型活性層が形成さ
れ、活性層を横切るショットキーゲート電極が形成され
た電界効果トランジスタにおいて、前記活性層のゲート
幅方向に隣接する基板領域に第２導電型層が設けられて
いることを特徴とするショットキーゲート型電界効果ト
ランジスタ。 - （２）前記第２導電型層は不純物濃度が前記活性層より
低く設定されていることを特徴とする請求項１記載のシ
ョットキーゲート型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14494389A JPH039533A (ja) | 1989-06-07 | 1989-06-07 | ショットキーゲート型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14494389A JPH039533A (ja) | 1989-06-07 | 1989-06-07 | ショットキーゲート型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH039533A true JPH039533A (ja) | 1991-01-17 |
Family
ID=15373795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14494389A Pending JPH039533A (ja) | 1989-06-07 | 1989-06-07 | ショットキーゲート型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH039533A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61267369A (ja) * | 1985-05-22 | 1986-11-26 | Hitachi Ltd | 電界効果トランジスタ |
| JPS6436078A (en) * | 1987-07-31 | 1989-02-07 | Agency Ind Science Techn | Field-effect transistor |
-
1989
- 1989-06-07 JP JP14494389A patent/JPH039533A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61267369A (ja) * | 1985-05-22 | 1986-11-26 | Hitachi Ltd | 電界効果トランジスタ |
| JPS6436078A (en) * | 1987-07-31 | 1989-02-07 | Agency Ind Science Techn | Field-effect transistor |
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