JPH0395796A - 電圧発生回路 - Google Patents
電圧発生回路Info
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- JPH0395796A JPH0395796A JP1233510A JP23351089A JPH0395796A JP H0395796 A JPH0395796 A JP H0395796A JP 1233510 A JP1233510 A JP 1233510A JP 23351089 A JP23351089 A JP 23351089A JP H0395796 A JPH0395796 A JP H0395796A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリセルアレイにバイアス電圧として印加
される一定電圧を発生する電圧発生回路に関する。
される一定電圧を発生する電圧発生回路に関する。
ＭＯＳメモリのメモリセルアレイの読出しを安定させ高
速化させるため、一般にメモリセルアレイに一定のバイ
アス電圧を印加する必要がある。
速化させるため、一般にメモリセルアレイに一定のバイ
アス電圧を印加する必要がある。
この一定電圧を発生させるのに、従来では第２図に示す
ような電圧発生回路が用いられている。第２図の電圧発
生回路は、所定の電圧Ｖ。を与える電圧設定部５０と、
電圧設定部５０からの電圧■ を電圧Ｖ，。にしこれを
バイアス電圧としてメＯ モリセルアレイ５２に供給する電圧供給部５１とを備え
ている。電圧Ｖ，。は、トランジスタアレイＴＲ１乃至
ＴＲ，を介してメモリセルアレイ５２に印加されるよう
になっており、トランジスタアレイＴＲ１乃至ＴＲｎは
、信号ＰＣがハイレベル“Ｈ″のときに電圧”ＰＣをそ
のままメモリセルアレイ５２のビットラインに印加する
よう制御するようになっている。なお第２図において、
容量ＣｓはトランジスタアレイＴＲ１乃至ＴＲｎのソー
ス，基板間容量などからなり、メモリセルアレイの大き
さに比例した大きさのものとなっている．電圧設定部５
０は、ｎチャネルエンハンスメント型ＭＯＳトランジス
タＱ２１，Ｑ２２，Ｑ２４と、ｎチャネルデプレッショ
ン型ＭＯＳトランジスタＱ２３とで構或され、また電圧
供給部５１は、ｎチャネルエンハンスメント型ＭＯＳト
ランジスタＱ２５で構成されている。
ような電圧発生回路が用いられている。第２図の電圧発
生回路は、所定の電圧Ｖ。を与える電圧設定部５０と、
電圧設定部５０からの電圧■ を電圧Ｖ，。にしこれを
バイアス電圧としてメＯ モリセルアレイ５２に供給する電圧供給部５１とを備え
ている。電圧Ｖ，。は、トランジスタアレイＴＲ１乃至
ＴＲ，を介してメモリセルアレイ５２に印加されるよう
になっており、トランジスタアレイＴＲ１乃至ＴＲｎは
、信号ＰＣがハイレベル“Ｈ″のときに電圧”ＰＣをそ
のままメモリセルアレイ５２のビットラインに印加する
よう制御するようになっている。なお第２図において、
容量ＣｓはトランジスタアレイＴＲ１乃至ＴＲｎのソー
ス，基板間容量などからなり、メモリセルアレイの大き
さに比例した大きさのものとなっている．電圧設定部５
０は、ｎチャネルエンハンスメント型ＭＯＳトランジス
タＱ２１，Ｑ２２，Ｑ２４と、ｎチャネルデプレッショ
ン型ＭＯＳトランジスタＱ２３とで構或され、また電圧
供給部５１は、ｎチャネルエンハンスメント型ＭＯＳト
ランジスタＱ２５で構成されている。
このような構成の電圧発生回路では、電圧設定部５０の
前段のＭＯＳトランジスタＱ ．Ｑ に２１２２ よって端子Ｎ２１に電圧Ｖ。 が先づ設定される。
前段のＭＯＳトランジスタＱ ．Ｑ に２１２２ よって端子Ｎ２１に電圧Ｖ。 が先づ設定される。
この電圧Ｖ。′はメモリセルアレイ５２を駆動するには
僅かの大きさのものであるが、この電圧Ｖｏ が電圧設
定部５０のＭＯＳトランジスタＱ２４のゲートに加わっ
てインバータ構成の後段のＭＯＳトランジスタＱ２３，
Ｑ２４により端子Ｎ２２がら電圧Ｖ。として出力される
。すなわち、ＭＯＳトランジスタＱ２３はインバータの
負荷部としての機能を有ルており、電圧Ｖ は、電源電
圧Ｖ。０と０ ＭＯＳトランジスタＱ の閾値電圧Ｖ とによ２３
ＴＨＬＯ って、所定の大きさ（Ｖ−Ｖ）に定められＣＣ Ｔ
ＨＬＯ る。なお、電圧Ｖ。を保持するためにはＭＯＳトランジ
スタＱ２１からＭＯＳトランジスタＱ２２に向かって電
流が常に流れて電圧Ｖ をＭＯＳトラ０ ンジスタＱ２４のゲートに常時与え、またＭＯＳｈラン
ジスタＱ２３からＭＯＳトランジスタＱ２４に向かって
電流が常に流れている必要がある。
僅かの大きさのものであるが、この電圧Ｖｏ が電圧設
定部５０のＭＯＳトランジスタＱ２４のゲートに加わっ
てインバータ構成の後段のＭＯＳトランジスタＱ２３，
Ｑ２４により端子Ｎ２２がら電圧Ｖ。として出力される
。すなわち、ＭＯＳトランジスタＱ２３はインバータの
負荷部としての機能を有ルており、電圧Ｖ は、電源電
圧Ｖ。０と０ ＭＯＳトランジスタＱ の閾値電圧Ｖ とによ２３
ＴＨＬＯ って、所定の大きさ（Ｖ−Ｖ）に定められＣＣ Ｔ
ＨＬＯ る。なお、電圧Ｖ。を保持するためにはＭＯＳトランジ
スタＱ２１からＭＯＳトランジスタＱ２２に向かって電
流が常に流れて電圧Ｖ をＭＯＳトラ０ ンジスタＱ２４のゲートに常時与え、またＭＯＳｈラン
ジスタＱ２３からＭＯＳトランジスタＱ２４に向かって
電流が常に流れている必要がある。
電圧設定部５０からの電圧Ｖ。は、電圧供給部５１すな
わちＭＯＳトランジスタＱ２５のゲートに加えられ、こ
れによりＭＯＳ｝ランジスタＱ２５のドレインすなわち
端子Ｎ２３から電圧■，。とじて出力される．すなわち
ＭＯＳトランジスタＱ２５の閾値電圧をＶＴＥとすると
、電圧Ｖ，。は、ＶＰＣ＝Ｖｏ−ＶＴ［
・・・・・・（１）として出力される。
わちＭＯＳトランジスタＱ２５のゲートに加えられ、こ
れによりＭＯＳ｝ランジスタＱ２５のドレインすなわち
端子Ｎ２３から電圧■，。とじて出力される．すなわち
ＭＯＳトランジスタＱ２５の閾値電圧をＶＴＥとすると
、電圧Ｖ，。は、ＶＰＣ＝Ｖｏ−ＶＴ［
・・・・・・（１）として出力される。
メモリセルアレイ５２のビットラインへのこの電圧ＶＰ
ｃの印加は、メモリセルアレイ５２のセンシングに先立
って行なわれ、これによりメモリセルアレイ５２に対す
るアクセス時間を向上させることができる。
ｃの印加は、メモリセルアレイ５２のセンシングに先立
って行なわれ、これによりメモリセルアレイ５２に対す
るアクセス時間を向上させることができる。
ところで上述した従来の電圧発生回路では、電圧Ｖ
， Ｖｐｃを所定値に保持するためには、電圧０ 設定部５０の各ＭＯＳトランジスタＱ ．Ｑ ，２
１２２ Ｑ ，Ｑ に常時電流を流しておかねばならない。
， Ｖｐｃを所定値に保持するためには、電圧０ 設定部５０の各ＭＯＳトランジスタＱ ．Ｑ ，２
１２２ Ｑ ，Ｑ に常時電流を流しておかねばならない。
２３２４
このような電圧発生回路は、ＮＭＯＳメモリのようにス
タンバイ電流を意識せずども良いメモリセルアレイに適
用する場合には問題ないが、ＣＭＯＳメモリのようにス
タンバイ電流がほとんど流れないことを要求されるメモ
リセルアレイに適用する場合には、スタンバイ時に電流
が流れないような構成に変更する必要がある。例えばス
タンバイ時には、電圧■ を電源電圧Ｖ。０または接地
電位０ ■ に固定する必要がある。しかしながら、スＧＮＤ タンバイ時に電圧■ をＶ またはＶ に固定Ｏ
ＣＣ ＧＮＤ した場合には、電圧■ は、（■ＣＣ−■ＴＥ”まＰＣ たはｖＧＮＤの値をとり、メモリセルアレイ５２に印加
されるべき所定の電圧値（ＶＣＣ−ＶＴＩＩＬＯＶＴＥ
）と大きく異なったものとなって、スタンバイ状態から
アクティブ状態に復帰する場合のアクセス時間が電圧Ｖ
，。の復帰に依存して遅くなるという欠点があった。
タンバイ電流を意識せずども良いメモリセルアレイに適
用する場合には問題ないが、ＣＭＯＳメモリのようにス
タンバイ電流がほとんど流れないことを要求されるメモ
リセルアレイに適用する場合には、スタンバイ時に電流
が流れないような構成に変更する必要がある。例えばス
タンバイ時には、電圧■ を電源電圧Ｖ。０または接地
電位０ ■ に固定する必要がある。しかしながら、スＧＮＤ タンバイ時に電圧■ をＶ またはＶ に固定Ｏ
ＣＣ ＧＮＤ した場合には、電圧■ は、（■ＣＣ−■ＴＥ”まＰＣ たはｖＧＮＤの値をとり、メモリセルアレイ５２に印加
されるべき所定の電圧値（ＶＣＣ−ＶＴＩＩＬＯＶＴＥ
）と大きく異なったものとなって、スタンバイ状態から
アクティブ状態に復帰する場合のアクセス時間が電圧Ｖ
，。の復帰に依存して遅くなるという欠点があった。
本発明は、スタンバイ時に電流が流れずかつ最適なバイ
アス電圧を常に発生させることの可能な電圧発生回路を
提供することを目的としている。
アス電圧を常に発生させることの可能な電圧発生回路を
提供することを目的としている。
上記目的を達成するために本発明は、メモリセルアレイ
の非動作時には作動せずメモリセルアレイの動作時に所
定の電圧を出力する第１の電圧設定手段と、メモリセル
アレイの非動作時に分圧された所定の電圧を出力する第
２の電圧設定手段と、メモリセルアレイの非動作時には
前記第２の電圧設定手段からの電圧が加わり、メモリセ
ルアレイの動作時には前記第１の電圧設定手段からの電
圧が加わってメモリセルアレイに所定のバイアス電圧を
供給する電圧供給手段とを備えていることを特徴とした
ものである。
の非動作時には作動せずメモリセルアレイの動作時に所
定の電圧を出力する第１の電圧設定手段と、メモリセル
アレイの非動作時に分圧された所定の電圧を出力する第
２の電圧設定手段と、メモリセルアレイの非動作時には
前記第２の電圧設定手段からの電圧が加わり、メモリセ
ルアレイの動作時には前記第１の電圧設定手段からの電
圧が加わってメモリセルアレイに所定のバイアス電圧を
供給する電圧供給手段とを備えていることを特徴とした
ものである。
上記のような梢或の電圧発生回路では、メモリセルアレ
イの非動作時には、第２の電圧設定手段で分圧された所
定の電圧が電圧供給手段に加わり、メモリセルアレイに
所定のバイアス電圧として供給される．このときには、
第１の電圧設定手段は作動せず全体として電流は流れな
い。メモリセルアレイの動作時には、第１の電圧設定手
段に電流が流れて第１の電圧設定手段からは所定の電圧
が電圧供給手段に加わり、メモリセルアレイに所定のバ
イアス電圧として供給される． 〔実施例〕 以下、本発明の一実施例を図面に基づいて説明する。
イの非動作時には、第２の電圧設定手段で分圧された所
定の電圧が電圧供給手段に加わり、メモリセルアレイに
所定のバイアス電圧として供給される．このときには、
第１の電圧設定手段は作動せず全体として電流は流れな
い。メモリセルアレイの動作時には、第１の電圧設定手
段に電流が流れて第１の電圧設定手段からは所定の電圧
が電圧供給手段に加わり、メモリセルアレイに所定のバ
イアス電圧として供給される． 〔実施例〕 以下、本発明の一実施例を図面に基づいて説明する。
第１図は本発明に係る電圧発生回路の一実施例の構成図
である．なお第１図において第２図と同様の箇所には同
じ符号を付している。
である．なお第１図において第２図と同様の箇所には同
じ符号を付している。
第１図を参照すると、本実施例の電圧発生回路は、チヅ
プイネーブル信号ＣＥがロウレベル“Ｌ″のときすなわ
ちメモリセルアレイ５２の動作時にのみ電流が流れ所定
の電圧Ｖ１を設定する第１の電圧設定部１と、第１の電
圧設定部１と連動し、チップイネーブル信号ＣＢがハイ
レベル“Ｈ”のときすなわちメモリセルアレイ５２の非
動作時に電源電圧Ｖ を分圧して所定の電圧Ｖ２を設定
すＣＣ る第２の電圧設定部２と、第ｌの電圧設定部１，第２の
電圧設定部２からの電圧Ｖ ，■ を所定１２ の電圧ｖ ，■ にし、これをバイアス電圧ＰＣＩ
ＰＣ２ としてメモリセルアレイ５２に供給する電圧供給部３と
を備えている。
プイネーブル信号ＣＥがロウレベル“Ｌ″のときすなわ
ちメモリセルアレイ５２の動作時にのみ電流が流れ所定
の電圧Ｖ１を設定する第１の電圧設定部１と、第１の電
圧設定部１と連動し、チップイネーブル信号ＣＢがハイ
レベル“Ｈ”のときすなわちメモリセルアレイ５２の非
動作時に電源電圧Ｖ を分圧して所定の電圧Ｖ２を設定
すＣＣ る第２の電圧設定部２と、第ｌの電圧設定部１，第２の
電圧設定部２からの電圧Ｖ ，■ を所定１２ の電圧ｖ ，■ にし、これをバイアス電圧ＰＣＩ
ＰＣ２ としてメモリセルアレイ５２に供給する電圧供給部３と
を備えている。
第１の電圧設定部１は、ｎチャネルエンハンスメント型
ＭＯＳ｝ランジスタＱ１１，Ｑ１２” １４，Ｑ１７と
、ｐチャネルエンハンスメント型ＭＯＳトランジズタＱ
．Ｑ とで構成されている，なお１３１６ ＭＯＳトランジスタＱ１１，Ｑ１−２，Ｑ１３，Ｑ１４
は、第２図に示したＭＯＳ｝ランジスタＱ２１” ２２
’Ｑ ，Ｑ とそのＲ能がそれぞれ対応したものと
２３２４ なっている。
ＭＯＳ｝ランジスタＱ１１，Ｑ１２” １４，Ｑ１７と
、ｐチャネルエンハンスメント型ＭＯＳトランジズタＱ
．Ｑ とで構成されている，なお１３１６ ＭＯＳトランジスタＱ１１，Ｑ１−２，Ｑ１３，Ｑ１４
は、第２図に示したＭＯＳ｝ランジスタＱ２１” ２２
’Ｑ ，Ｑ とそのＲ能がそれぞれ対応したものと
２３２４ なっている。
また第２の電圧設定部２は、コンデンサＣ１？２によっ
て構成されており、第１の電圧設定部１が作動しておら
ず第１の電圧設定部１に電流が流れていないときに、電
源電圧ｖｃｃをコンデンサＣ１，Ｃ によって分圧し
た電圧ｖ２を出力する２ ようになっている． また電圧供給部３は、ｎチャネルエンハンスメント型Ｍ
ＯＳトランジスタで構成されている。
て構成されており、第１の電圧設定部１が作動しておら
ず第１の電圧設定部１に電流が流れていないときに、電
源電圧ｖｃｃをコンデンサＣ１，Ｃ によって分圧し
た電圧ｖ２を出力する２ ようになっている． また電圧供給部３は、ｎチャネルエンハンスメント型Ｍ
ＯＳトランジスタで構成されている。
次にこのような構成の電圧発生回路の動作について説明
する。
する。
先づチップイネーブル信号ＣＢがハイレベル“Ｈ″であ
るときすなわちメモリセルアレイ５２が非動作時には、
第１の電圧設定部１では、ＭＯＳトランジスタＱ１３が
オフでＭＯＳトランジスタＱ がオンとなっており、こ
れにより端子Ｎ１２の１７ 電圧”１２は零電位に近い値となり、ＭＯＳトランジス
タＱ１１がオフとなっているので、ＭＯＳトランジスタ
Ｑ１■もオフとなる．この状態では、前段のＭＯＳトラ
ンジスタＱ ．Ｑ には電流が流れ１１１２ ず、またインバータ構或の後段のＭＯＳ｝−ランジスタ
Ｑ ．Ｑ にも電流が流れない。さらにチツ１３
１４ プイネーブル信号ＣＥがハイレベル“ト【”のときには
、ＭＯＳトランジスタＱ１６がオフとなるため、端予Ｎ
の電圧Ｖ１３は、第２の電圧設定部２のコ１３ ンデンサＣ ，Ｃ２で分圧された電圧■２となる。
るときすなわちメモリセルアレイ５２が非動作時には、
第１の電圧設定部１では、ＭＯＳトランジスタＱ１３が
オフでＭＯＳトランジスタＱ がオンとなっており、こ
れにより端子Ｎ１２の１７ 電圧”１２は零電位に近い値となり、ＭＯＳトランジス
タＱ１１がオフとなっているので、ＭＯＳトランジスタ
Ｑ１■もオフとなる．この状態では、前段のＭＯＳトラ
ンジスタＱ ．Ｑ には電流が流れ１１１２ ず、またインバータ構或の後段のＭＯＳ｝−ランジスタ
Ｑ ．Ｑ にも電流が流れない。さらにチツ１３
１４ プイネーブル信号ＣＥがハイレベル“ト【”のときには
、ＭＯＳトランジスタＱ１６がオフとなるため、端予Ｎ
の電圧Ｖ１３は、第２の電圧設定部２のコ１３ ンデンサＣ ，Ｃ２で分圧された電圧■２となる。
１
すなわち電圧Ｖ１３は、
■ ＝ｖ ＝〔Ｃ ／《Ｃ ＋Ｃ２）〕・Ｖｃｃ１３２
１１ ・・・・・・（２） となり、電圧供給部３すなわちＭＯＳトランジスタＱ１
５のゲートに加えられて、ＭＯＳトランジスタＱ のド
レインすなわち端子Ｎ１４から一定の電１５ ランジスタＱ の閾値電圧をｖＴＥとすると、電圧１５ ■ＰＣ２”− Ｖ＝Ｖ−Ｖ ・・・・・・
（３）ＰＣ２ ２ ７Ｅ として出力される．このようにして本実施例では、メモ
リセルアレイ５２の動作前のスタンバイ時にＭＯＳトラ
ンジスタＱ１１’ Ｑ１２，Ｑ１３，Ｑ１４に電流を流
さずに、コンデンサＣ ，Ｃ２の分圧で定１ まる一定の電圧Ｖ をメモリセルアレイ５２にＰＣ２ 印加することができる。
１１ ・・・・・・（２） となり、電圧供給部３すなわちＭＯＳトランジスタＱ１
５のゲートに加えられて、ＭＯＳトランジスタＱ のド
レインすなわち端子Ｎ１４から一定の電１５ ランジスタＱ の閾値電圧をｖＴＥとすると、電圧１５ ■ＰＣ２”− Ｖ＝Ｖ−Ｖ ・・・・・・
（３）ＰＣ２ ２ ７Ｅ として出力される．このようにして本実施例では、メモ
リセルアレイ５２の動作前のスタンバイ時にＭＯＳトラ
ンジスタＱ１１’ Ｑ１２，Ｑ１３，Ｑ１４に電流を流
さずに、コンデンサＣ ，Ｃ２の分圧で定１ まる一定の電圧Ｖ をメモリセルアレイ５２にＰＣ２ 印加することができる。
次にチヅブイネーブル信号ＣＥをロウレベル“Ｌ”にし
てメモリセルアレイ５２を動作させるときには、第１図
の電圧設定部１においてＭＯＳトランジスタＱ１３がオ
ンとなりＭＯＳトランジスタＱ がオフとなる。ＭＯＳ
トランジスタＱ１３が１７ オンとなることにより、ＭＯＳトランジスタＱ１１もオ
ンとなり、前段のＭＯＳトランジスタＱ１１．Ｑ１２に
は電流が流れるとともに、後段のＭＯＳトランジスタＱ
Ｑ にも電流が流れ、ＭＯＳト１３Ｉ１４ ランジスタＱ，ＱＱ，Ｑ は、第２図に１１１２・
１３１４ おいて前述したＭＯＳトランジスタＱ ，Ｑ２１２２ Ｑ２３’ Ｑ２４と同様に動作する。すなわち、端子Ｎ
１１にはメモリセルアレイ５２を駆動するには僅かの大
きさの電圧Ｖ１ が設定され、この電圧Ｖ１ がＭＯＳ
トランジスタＱ１４のゲートに加わって、端子Ｎ１２に
は、インバータ構成のＭＯＳトランジスタＱＱ によ
りＭＯＳトランジスタ１３・ １４ Ｑ の閾値電圧Ｖ によって定まる電圧Ｖ１が１３
ＴＨＬＩ Ｖ１ ＝■ＣＣ ’ＴＩＩＬ１ ””
”（４）のように設定される。
てメモリセルアレイ５２を動作させるときには、第１図
の電圧設定部１においてＭＯＳトランジスタＱ１３がオ
ンとなりＭＯＳトランジスタＱ がオフとなる。ＭＯＳ
トランジスタＱ１３が１７ オンとなることにより、ＭＯＳトランジスタＱ１１もオ
ンとなり、前段のＭＯＳトランジスタＱ１１．Ｑ１２に
は電流が流れるとともに、後段のＭＯＳトランジスタＱ
Ｑ にも電流が流れ、ＭＯＳト１３Ｉ１４ ランジスタＱ，ＱＱ，Ｑ は、第２図に１１１２・
１３１４ おいて前述したＭＯＳトランジスタＱ ，Ｑ２１２２ Ｑ２３’ Ｑ２４と同様に動作する。すなわち、端子Ｎ
１１にはメモリセルアレイ５２を駆動するには僅かの大
きさの電圧Ｖ１ が設定され、この電圧Ｖ１ がＭＯＳ
トランジスタＱ１４のゲートに加わって、端子Ｎ１２に
は、インバータ構成のＭＯＳトランジスタＱＱ によ
りＭＯＳトランジスタ１３・ １４ Ｑ の閾値電圧Ｖ によって定まる電圧Ｖ１が１３
ＴＨＬＩ Ｖ１ ＝■ＣＣ ’ＴＩＩＬ１ ””
”（４）のように設定される。
チップイネーブル信号ＣＥがロウレベル゛′Ｌ”である
ときには、ＭＯＳトランジスタＱ１６もオンとなるので
、端子Ｎ の電圧Ｖ１３は、端子Ｎ１２の１３ 電圧Ｖ１と同じ値になり、電圧供給部３すなわちＭＯＳ
トランジスタＱ１５のゲートに加えられて、ＭＱＳトラ
ンジスタＱ１５のドレインすなわち端子Ｎ から所定の
電圧Ｖ として出力される。す１４
ＰＣ１ なわち電圧■ は、 ＰＣＩ Ｖ＝Ｖ−Ｖ ・・・・・・（５）Ｐ
Ｃ１ １ ＴＥ として出力される。このようにしてメモリセルアレイ５
２を動作させるときには、ＭＯＳトランジスタＱＱＱ，
Ｑ に電流を流して設定１１＝ １２’ １３
１４ される所定の電圧Ｖ をメモリセルアレイ５２ＰＣＩ に印加することができる。
ときには、ＭＯＳトランジスタＱ１６もオンとなるので
、端子Ｎ の電圧Ｖ１３は、端子Ｎ１２の１３ 電圧Ｖ１と同じ値になり、電圧供給部３すなわちＭＯＳ
トランジスタＱ１５のゲートに加えられて、ＭＱＳトラ
ンジスタＱ１５のドレインすなわち端子Ｎ から所定の
電圧Ｖ として出力される。す１４
ＰＣ１ なわち電圧■ は、 ＰＣＩ Ｖ＝Ｖ−Ｖ ・・・・・・（５）Ｐ
Ｃ１ １ ＴＥ として出力される。このようにしてメモリセルアレイ５
２を動作させるときには、ＭＯＳトランジスタＱＱＱ，
Ｑ に電流を流して設定１１＝ １２’ １３
１４ される所定の電圧Ｖ をメモリセルアレイ５２ＰＣＩ に印加することができる。
ところで、本実施例では、第２の電圧設定部２のコンデ
ンサＣ ，Ｃ２の容量比を適切なものに１ することにより、スタンバイ時に印加するパイアス電圧
Ｖ をアクティブ状態時に印加するパイＰＣ２ アス電圧Ｖ と同じ値にすることができる。
ンサＣ ，Ｃ２の容量比を適切なものに１ することにより、スタンバイ時に印加するパイアス電圧
Ｖ をアクティブ状態時に印加するパイＰＣ２ アス電圧Ｖ と同じ値にすることができる。
ＰＣＩ
例えば、ゲートに電源電圧Ｖ。０が加わりソース，ドレ
インが端子Ｎ１３と接続されたｎチャネルエンハンスメ
ント型ＭＯＳトランジスタでコンデンサＣ１を構成し、
拡散接合容量，配線間容量などでコンデンサＣ２を構成
することができる。この場合には、コンデンサＣ１を梢
或するｎチャネルエンハンスメント型ＭＯＳトランジス
タのゲート酸化膜厚を変えることにより、このＭＯＳト
ランジスタの相互コンダクタンスｇｌｍｌを変化させ、
コンデンサＣ１の容量を相互コンダクタンスｇ１の増減
方向と同じ向きに変化させることができる。このように
相互コンダクタンスｇ を調整して、ス■ タンバイ時のバイアス電圧■ をアクティブ状ＰＣ２ 態時のバイアス電圧Ｖ と同じにすることかでＰＣＩ きて、これにより常に最適なバイアス電圧をメモリセル
アレイ５２に与え、イネーブルアクセス時間をアドレス
アクセス時間と同じにすることができる。
インが端子Ｎ１３と接続されたｎチャネルエンハンスメ
ント型ＭＯＳトランジスタでコンデンサＣ１を構成し、
拡散接合容量，配線間容量などでコンデンサＣ２を構成
することができる。この場合には、コンデンサＣ１を梢
或するｎチャネルエンハンスメント型ＭＯＳトランジス
タのゲート酸化膜厚を変えることにより、このＭＯＳト
ランジスタの相互コンダクタンスｇｌｍｌを変化させ、
コンデンサＣ１の容量を相互コンダクタンスｇ１の増減
方向と同じ向きに変化させることができる。このように
相互コンダクタンスｇ を調整して、ス■ タンバイ時のバイアス電圧■ をアクティブ状ＰＣ２ 態時のバイアス電圧Ｖ と同じにすることかでＰＣＩ きて、これにより常に最適なバイアス電圧をメモリセル
アレイ５２に与え、イネーブルアクセス時間をアドレス
アクセス時間と同じにすることができる。
またチップイネーブル信号ＣＥをスタンバイ時にクロツ
ク信号とすることにより、バイアス電圧Ｖ ，■
はより安定する。但し、ＭＯＳトＰＣＩ ＰＣ２ ランジスタＱ，ＱＱ，Ｑ のアクティブ１１ １
２’ １３ １４ 期間を短かくする必要はある。
ク信号とすることにより、バイアス電圧Ｖ ，■
はより安定する。但し、ＭＯＳトＰＣＩ ＰＣ２ ランジスタＱ，ＱＱ，Ｑ のアクティブ１１ １
２’ １３ １４ 期間を短かくする必要はある。
以上に説明したように本発明によれば、メモリセルアレ
イの非動作時すなわちスタンバイ時には第１の電圧設定
手段は作動せず、第２の電圧設定手段からの分圧された
電圧に基づくバイアス電圧をメモリセルアレイに供給す
るようにしているので、スタンバイ時の消費電流を著し
く少なくし、かつ最適なバイアス電圧を常に発生させメ
モリセルアレイに供給することかできる。
イの非動作時すなわちスタンバイ時には第１の電圧設定
手段は作動せず、第２の電圧設定手段からの分圧された
電圧に基づくバイアス電圧をメモリセルアレイに供給す
るようにしているので、スタンバイ時の消費電流を著し
く少なくし、かつ最適なバイアス電圧を常に発生させメ
モリセルアレイに供給することかできる。
第１図は本発明に係る電圧発生回路の一実施例の構成図
、第２図は従来の電圧発生回路の構成図である。 １・・・第１の電圧設定部、 ２・・・第２の電圧設定部、 ３・・・電圧供給部、 ５ ２・・・メモリセルアレイ
、第２図は従来の電圧発生回路の構成図である。 １・・・第１の電圧設定部、 ２・・・第２の電圧設定部、 ３・・・電圧供給部、 ５ ２・・・メモリセルアレイ
Claims (1)
- メモリセルアレイの非動作時には作動せずメモリセル
アレイの動作時に所定の電圧を出力する第１の電圧設定
手段と、メモリセルアレイの非動作時に分圧された所定
の電圧を出力する第２の電圧設定手段と、メモリセルア
レイの非動作時には前記第２の電圧設定手段からの電圧
が加わり、メモリセルアレイの動作時には前記第１の電
圧設定手段からの電圧が加わってメモリセルアレイに所
定のバイアス電圧を供給する電圧供給手段とを備えてい
ることを特徴とする電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1233510A JPH0395796A (ja) | 1989-09-07 | 1989-09-07 | 電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1233510A JPH0395796A (ja) | 1989-09-07 | 1989-09-07 | 電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0395796A true JPH0395796A (ja) | 1991-04-22 |
Family
ID=16956160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1233510A Pending JPH0395796A (ja) | 1989-09-07 | 1989-09-07 | 電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0395796A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100293628B1 (ko) * | 1998-06-12 | 2001-07-12 | 박종섭 | 반도체메모리장치의스탠바이전류감소회로 |
-
1989
- 1989-09-07 JP JP1233510A patent/JPH0395796A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100293628B1 (ko) * | 1998-06-12 | 2001-07-12 | 박종섭 | 반도체메모리장치의스탠바이전류감소회로 |
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