JPS63143841A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPS63143841A JPS63143841A JP61293116A JP29311686A JPS63143841A JP S63143841 A JPS63143841 A JP S63143841A JP 61293116 A JP61293116 A JP 61293116A JP 29311686 A JP29311686 A JP 29311686A JP S63143841 A JPS63143841 A JP S63143841A
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- H10D64/01312—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal the additional layer comprising a metal or metal silicide formed by deposition, i.e. without a silicidation reaction, e.g. sputter deposition
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
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- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
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- H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
- H10D64/663—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a silicide layer contacting the layer of silicon, e.g. polycide gates
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置及びその製造方法に関し
、特に電極および配線の少なくとも一部分にタングステ
ン・シリサイド膜を用いる半導体Ｓ積回路装置及びその
製造方法に関する。
、特に電極および配線の少なくとも一部分にタングステ
ン・シリサイド膜を用いる半導体Ｓ積回路装置及びその
製造方法に関する。
従来、タングステン・シリサイド膜を半導体装置の電極
あるいは配線として用いる場合、タングステン・シリサ
イドＷＳｉ、の組成比Ｘは、化学量論値からＸ＝２が用
いられてきた。又、このようなタングステン・シリサイ
ド膜はタングステン原子（Ｗ）とケイ素原子（Ｓｉ）の
比率が１：２である合金のターゲットをスパッタするこ
とにより形成されていた。
あるいは配線として用いる場合、タングステン・シリサ
イドＷＳｉ、の組成比Ｘは、化学量論値からＸ＝２が用
いられてきた。又、このようなタングステン・シリサイ
ド膜はタングステン原子（Ｗ）とケイ素原子（Ｓｉ）の
比率が１：２である合金のターゲットをスパッタするこ
とにより形成されていた。
、Ｅ述した従来の半導体装置の電極や配線に用いられる
タングステン・シリサイド膜は、ＷとＳｉの比率が１：
２の合金をターゲットとしてスパッタ法により形成され
るため、例えば多結晶シリコンｌ二にタングステン・シ
リサイド膜を被着したのち、高温（８００℃以上）の熱
処理を行うと、タングステン・シリサイド膜が多結晶シ
リコン層から剥離したり、或いはタングステン・シリサ
イド膜にクラ・ツクが入り信頼性が低下するという問題
点があった。
タングステン・シリサイド膜は、ＷとＳｉの比率が１：
２の合金をターゲットとしてスパッタ法により形成され
るため、例えば多結晶シリコンｌ二にタングステン・シ
リサイド膜を被着したのち、高温（８００℃以上）の熱
処理を行うと、タングステン・シリサイド膜が多結晶シ
リコン層から剥離したり、或いはタングステン・シリサ
イド膜にクラ・ツクが入り信頼性が低下するという問題
点があった。
本発明の目的は、タングステン・シリサイド膜からなる
電極や配線に剥れやクラックが生じることのない信頼性
の向上した半導体装置及びその製造方法を提供すること
にある。
電極や配線に剥れやクラックが生じることのない信頼性
の向上した半導体装置及びその製造方法を提供すること
にある。
第１の発明の半導体集積回路装置は、タングステン・シ
リサイド膜を電極や配線として用いる半導体集積回路装
置であって、前記タングステン・シリサイド膜はタング
ステン原子とケイ素原子が１ ： ２．５：±０．３の
比率で構成されているものである。
リサイド膜を電極や配線として用いる半導体集積回路装
置であって、前記タングステン・シリサイド膜はタング
ステン原子とケイ素原子が１ ： ２．５：±０．３の
比率で構成されているものである。
また、第２の発明の半導体集積回路装置の製造方法は、
タングステン・シリサイド膜から電極や配線を形成する
半導体集積回路装置の製造方法であって、前記タングス
テン・シリサイド膜をタングステン原子とケイ素原子の
比率が１ ： ２．７±０．２である合金ターゲットを
用いてスパッタ法により形成するものである。
タングステン・シリサイド膜から電極や配線を形成する
半導体集積回路装置の製造方法であって、前記タングス
テン・シリサイド膜をタングステン原子とケイ素原子の
比率が１ ： ２．７±０．２である合金ターゲットを
用いてスパッタ法により形成するものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は第１の発明の第１の実施例の断面図であり、本
発明を多結晶シリコンとタングステン・シリサイドから
なるいわゆるタングステン・ポリサイド構造のゲート電
極を用いたＮチャネルＭＯ３ｌ−ランジスタに適用した
場合を示している。
発明を多結晶シリコンとタングステン・シリサイドから
なるいわゆるタングステン・ポリサイド構造のゲート電
極を用いたＮチャネルＭＯ３ｌ−ランジスタに適用した
場合を示している。
第１図において、比抵抗１Ω・−のＰ型Ｓｉ基板１０上
にはＰ＋型拡散層からなるチャネルストッパー１１とフ
ィールド酸化Ｍ１２及びゲート酸化膜１３が形成されて
いる。タングステン・ポリサイド構造のゲート電極２０
はゲート酸化膜１３を１ｌＯＯ人の厚さに成長させた後
、多結晶シリコン；模１４を気相成長法により約２００
０人の厚さに成長させ、リン拡散法によりこの多結晶シ
リコン１１ｉ１４に高濃度のリンを含有させた後、Ｗと
Ｓｉとの組成比率が１：２．８の合金ターゲットを用い
て、スパッタ法により厚さ約３０００人のタングステン
・シリサイド膜１５を被着し、ひき続き写真蝕刻法によ
りゲート電極形状にパターニングすることにより形成す
る。
にはＰ＋型拡散層からなるチャネルストッパー１１とフ
ィールド酸化Ｍ１２及びゲート酸化膜１３が形成されて
いる。タングステン・ポリサイド構造のゲート電極２０
はゲート酸化膜１３を１ｌＯＯ人の厚さに成長させた後
、多結晶シリコン；模１４を気相成長法により約２００
０人の厚さに成長させ、リン拡散法によりこの多結晶シ
リコン１１ｉ１４に高濃度のリンを含有させた後、Ｗと
Ｓｉとの組成比率が１：２．８の合金ターゲットを用い
て、スパッタ法により厚さ約３０００人のタングステン
・シリサイド膜１５を被着し、ひき続き写真蝕刻法によ
りゲート電極形状にパターニングすることにより形成す
る。
この後、１０００℃の高温の熱処理を行い、タングステ
ン・シリサイド膜１５を低抵抗化した後、ゲート電極２
０をマスクとして、ヒ素を１００ｋｅＶ、ドーズ量Ｉ
Ｘ １０ ”ｃｓ−２の条件でイオン注入によりＰ型Ｓ
ｉ基板１０中に導入し、ソース。
ン・シリサイド膜１５を低抵抗化した後、ゲート電極２
０をマスクとして、ヒ素を１００ｋｅＶ、ドーズ量Ｉ
Ｘ １０ ”ｃｓ−２の条件でイオン注入によりＰ型Ｓ
ｉ基板１０中に導入し、ソース。
ドレインとなるＮ＋型型数散層１６形成する。この後、
９００℃の熱処理を行ないＮ４型拡散層１６を活性化し
、眉間絶縁膜１７を１μｍの厚さに気相成長法により堆
積し、コンタクトホール１８を開口し、＾ｌ電極配線１
９をとり出すことにより本発明の第１の実施例であるＮ
チャネルＭＯＳトランジスタは完成する。
９００℃の熱処理を行ないＮ４型拡散層１６を活性化し
、眉間絶縁膜１７を１μｍの厚さに気相成長法により堆
積し、コンタクトホール１８を開口し、＾ｌ電極配線１
９をとり出すことにより本発明の第１の実施例であるＮ
チャネルＭＯＳトランジスタは完成する。
この第１の実施例で示したゲート電極を構成するタング
ステン・シリサイド膜１５のＷとＳｉ組成比は１：２．
３であった。
ステン・シリサイド膜１５のＷとＳｉ組成比は１：２．
３であった。
タングステン・シリサイド膜を形成する場合、ＷとＳｉ
の合金ターゲットを用いるが、この合金ターゲットのＷ
とＳｉの組成比率を変えてタングステン・シリサイド膜
を形成し、熱処理を行ったのちその膜表面をＷ１察した
。その結果は第３図に示すとおり、□合金ターゲ・ント
のＷとｓｌとの比率が１： ２．７ ：Ｊ Ｏ，２以外
ではタングステン・シリサイド膜表面には突起等の異常
が観察された。この表面異常は、タングステン・シリサ
イド膜にクラックを発生させなり、多結晶シリコン膜か
らの剥離を起させる要因である。
の合金ターゲットを用いるが、この合金ターゲットのＷ
とＳｉの組成比率を変えてタングステン・シリサイド膜
を形成し、熱処理を行ったのちその膜表面をＷ１察した
。その結果は第３図に示すとおり、□合金ターゲ・ント
のＷとｓｌとの比率が１： ２．７ ：Ｊ Ｏ，２以外
ではタングステン・シリサイド膜表面には突起等の異常
が観察された。この表面異常は、タングステン・シリサ
イド膜にクラックを発生させなり、多結晶シリコン膜か
らの剥離を起させる要因である。
ＷトＳｉ）ニーｆ）比率が１ ： ２．７ ｆＯ，２ノ
合金ターゲッｌ＝を用い、スパッタ法によりタングステ
ン・シリサイド膜を形成した場合、このタングステン・
シリサイド膜のＷと５３の割合は１ ： ２．５±ＯＡ
となる。
合金ターゲッｌ＝を用い、スパッタ法によりタングステ
ン・シリサイド膜を形成した場合、このタングステン・
シリサイド膜のＷと５３の割合は１ ： ２．５±ＯＡ
となる。
に述した第１の実施例においては、ゲート電極を構成す
るタングステン・シリサイド膜１５はＷと５１の比率が
１：２ｊの膜から形成されているため、タングステン・
シリサイド膜１５にクラックが発生することも又、タン
グステン・シリサイド膜１５が多結晶シリコン膜１４か
ら剥離することもなくなる。
るタングステン・シリサイド膜１５はＷと５１の比率が
１：２ｊの膜から形成されているため、タングステン・
シリサイド膜１５にクラックが発生することも又、タン
グステン・シリサイド膜１５が多結晶シリコン膜１４か
ら剥離することもなくなる。
第２図は第１の発明の第２の実施例の断面図であり、タ
ングステン・ポリサイド構造の配線で、ＭＯ８集積回路
装置のＮ＋型型数散層接続する場合を示す。
ングステン・ポリサイド構造の配線で、ＭＯ８集積回路
装置のＮ＋型型数散層接続する場合を示す。
第２図において、配線を構成するタングステン・シリサ
イド膜１５Ａは第１の実施例と同様に、ＷとＳｉの比率
が１：２．７の合金ターゲトを用いたスパッタ法により
被着しでいる。この第２の実施例では、タングステン・
ポリサイド構造の配線２０Ａを用いているので、接続用
配線としてはｋｅ配線１９との２層配線構造が実現可能
である。
イド膜１５Ａは第１の実施例と同様に、ＷとＳｉの比率
が１：２．７の合金ターゲトを用いたスパッタ法により
被着しでいる。この第２の実施例では、タングステン・
ポリサイド構造の配線２０Ａを用いているので、接続用
配線としてはｋｅ配線１９との２層配線構造が実現可能
である。
このような２層配線を形成する為には、第１層間膜１７
Ａに第１のコンタクトホール１８Ａを開口し、タングス
テンポリサイド横道の配線２ＯＡで、２つのＮ＋型型数
散層１６Ａ１６Ｃを接続する。Ａｅ配線１９との絶縁は
、第２層間膜１７Ｂで行なっており、＾ｌ配線１９は、
多結晶シリコン膜１４Ａをゲート電極とするＭＯＳ）ラ
ンジスタの一方のＮ＋型型数散層１６Ｂり第２のコンタ
クトホール１８Ｂを介してとり出している。
Ａに第１のコンタクトホール１８Ａを開口し、タングス
テンポリサイド横道の配線２ＯＡで、２つのＮ＋型型数
散層１６Ａ１６Ｃを接続する。Ａｅ配線１９との絶縁は
、第２層間膜１７Ｂで行なっており、＾ｌ配線１９は、
多結晶シリコン膜１４Ａをゲート電極とするＭＯＳ）ラ
ンジスタの一方のＮ＋型型数散層１６Ｂり第２のコンタ
クトホール１８Ｂを介してとり出している。
このように構成された第２の実施例においても、第１の
実施例の場合と同様に、タングステン・シリサイド膜１
５Ａは良好なものとなる。
実施例の場合と同様に、タングステン・シリサイド膜１
５Ａは良好なものとなる。
以上説明したように本発明は、電極及び配線を構成する
タングステン・シリサイド膜をＷとＳｉの比率が１ ：
２．７±０．２の合金ターゲットを用いたスパッタ法
により被着することにより、高温の熱処理を行なっても
タングステン・シリサイド膜に剥れやクラックが生じる
ことがないという効果があり、信頼性の向上した半導体
装置が得られる。
タングステン・シリサイド膜をＷとＳｉの比率が１ ：
２．７±０．２の合金ターゲットを用いたスパッタ法
により被着することにより、高温の熱処理を行なっても
タングステン・シリサイド膜に剥れやクラックが生じる
ことがないという効果があり、信頼性の向上した半導体
装置が得られる。
第１図及び第２図は第１の発明の第１及び第２の実施例
の断面図、第３図はＷＳｉ、組成比と膜の表面異常率と
の関係図である。 １０・・・Ｐ型Ｓｉ基板、１１・・・チャネルストッパ
ー、１２・・・フィールド酸化膜、１３・・・ゲート酸
化膜、１４．１４Ａ・・・多結晶シリコン膜、１５．１
５Ａ・・・タングステン・シリサイド膜、１６・・・Ｎ
＋型型数散層１７・・・層間絶縁膜、１８・・・コンタ
クトホール、１９・・・Ａｆ電極、２０・・・ゲート電
極、２ＯＡ・・・配線。
の断面図、第３図はＷＳｉ、組成比と膜の表面異常率と
の関係図である。 １０・・・Ｐ型Ｓｉ基板、１１・・・チャネルストッパ
ー、１２・・・フィールド酸化膜、１３・・・ゲート酸
化膜、１４．１４Ａ・・・多結晶シリコン膜、１５．１
５Ａ・・・タングステン・シリサイド膜、１６・・・Ｎ
＋型型数散層１７・・・層間絶縁膜、１８・・・コンタ
クトホール、１９・・・Ａｆ電極、２０・・・ゲート電
極、２ＯＡ・・・配線。
Claims (2)
- （１）タングステン・シリサイド膜を電極や配線として
用いる半導体集積回路装置において、前記タングステン
・シリサイド膜はタングステン原子とケイ素原子が１：
２．５：±０．３の比率で構成されていることを特徴と
する半導体集積回路装置。 - （２）タングステン・シリサイド膜から電極や配線を形
成する半導体集積回路装置の製造方法において、前記タ
ングステン・シリサイド膜をタングステン原子とケイ素
原子の比率が１：２．７±０．２である合金ターゲット
を用いてスパッタ法により形成することを特徴とする半
導体集積回路装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61293116A JPS63143841A (ja) | 1986-12-08 | 1986-12-08 | 半導体集積回路装置およびその製造方法 |
| EP87118181A EP0271070A1 (en) | 1986-12-08 | 1987-12-08 | Semiconductor device with silicide conductive layers and process of fabrication thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61293116A JPS63143841A (ja) | 1986-12-08 | 1986-12-08 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63143841A true JPS63143841A (ja) | 1988-06-16 |
Family
ID=17790633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61293116A Pending JPS63143841A (ja) | 1986-12-08 | 1986-12-08 | 半導体集積回路装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0271070A1 (ja) |
| JP (1) | JPS63143841A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0479330A (ja) * | 1990-07-23 | 1992-03-12 | Matsushita Electron Corp | 積層配線の形成方法 |
| US5191306A (en) * | 1990-09-14 | 1993-03-02 | Matsushita Electric Works, Ltd. | Miniature electromagnetic assembly and relay with the miniature electromagnet assembly |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS596577A (ja) * | 1982-07-05 | 1984-01-13 | Toshiba Corp | 半導体装置とその製造方法 |
| JPS61248447A (ja) * | 1985-04-25 | 1986-11-05 | Fujitsu Ltd | 配線層の形成方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4443930A (en) * | 1982-11-30 | 1984-04-24 | Ncr Corporation | Manufacturing method of silicide gates and interconnects for integrated circuits |
-
1986
- 1986-12-08 JP JP61293116A patent/JPS63143841A/ja active Pending
-
1987
- 1987-12-08 EP EP87118181A patent/EP0271070A1/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS596577A (ja) * | 1982-07-05 | 1984-01-13 | Toshiba Corp | 半導体装置とその製造方法 |
| JPS61248447A (ja) * | 1985-04-25 | 1986-11-05 | Fujitsu Ltd | 配線層の形成方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0479330A (ja) * | 1990-07-23 | 1992-03-12 | Matsushita Electron Corp | 積層配線の形成方法 |
| US5191306A (en) * | 1990-09-14 | 1993-03-02 | Matsushita Electric Works, Ltd. | Miniature electromagnetic assembly and relay with the miniature electromagnet assembly |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0271070A1 (en) | 1988-06-15 |
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