JPH0396116A - Ｅｃｌ／ｃｍｌ擬似レール回路、カットオフドライバ回路及びラッチ回路 - Google Patents
Ｅｃｌ／ｃｍｌ擬似レール回路、カットオフドライバ回路及びラッチ回路Info
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- JPH0396116A JPH0396116A JP2184394A JP18439490A JPH0396116A JP H0396116 A JPH0396116 A JP H0396116A JP 2184394 A JP2184394 A JP 2184394A JP 18439490 A JP18439490 A JP 18439490A JP H0396116 A JPH0396116 A JP H0396116A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
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- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
皮丘立１
本発明は，差動ゲート乃至はバッファを具備するエミッ
タ結合論理及び電流モード論理（ＥＣＬ／ＣＭＬ）回路
に関するものである．本発明は、差動ゲートと高電位レ
ベルパワーレールとの間に結合した擬似レール回路を提
供している．本発明は、ＥＣＬ／ＣＭＬカットオフドラ
イバ回路として適用可能なものであり、且つ、例えば、
ラッチしたデータをカットオフ状態に保存するためのラ
ッチ回路において有用なものである．本発明は、更に、
例えば，３値論理及び多値論理回路等においてマルチレ
ベルの電圧信号を必要とする論理回路に適用可能なちの
である． 差朱弦薯 ＥＣＬカットオフドライバ回路を具備する標準的なＥＣ
Ｌ出力ゲートを第１図に示してある。この基本的なＥＣ
Ｌゲートは、ゲートトランジスタＱ１及びＱ３によって
与えられる差動ゲートである．この例においては、ゲー
トトランジスタＱ１は、高電位及び低電位の入力信号を
受取るための入力トランジスタ要素を与えている．ゲー
トトランジスタＱ３は、基準トランジスタ要素を与えて
おり，それに対して、基準電圧信号が高電位の入力信号
レベルと低電位の入力信号レベルとの間の中間基準電圧
レベルで印加される．差動ゲートトランジスタＱ１及び
Ｑ３のエミッタ端子は、共通エミッタノード結合点にお
いて一体的に結合されている．電流シンクＩｌは、共通
エミックノード結合点と低電位レベルパワーレールＶｔ
ｔとの間に結合されている． 電流シンクＩｌは典型的には、シンク電流乃至はテール
電流を発生するためにそのエミッタ電流経路においてテ
ール抵抗を具備する電流源トランジスタ要素である．バ
イアス電圧発生器（不図示）が、電流シンクエｌの電流
源トランジスタ要素のベースヘ印加される電流源電圧を
供給する。
タ結合論理及び電流モード論理（ＥＣＬ／ＣＭＬ）回路
に関するものである．本発明は、差動ゲートと高電位レ
ベルパワーレールとの間に結合した擬似レール回路を提
供している．本発明は、ＥＣＬ／ＣＭＬカットオフドラ
イバ回路として適用可能なものであり、且つ、例えば、
ラッチしたデータをカットオフ状態に保存するためのラ
ッチ回路において有用なものである．本発明は、更に、
例えば，３値論理及び多値論理回路等においてマルチレ
ベルの電圧信号を必要とする論理回路に適用可能なちの
である． 差朱弦薯 ＥＣＬカットオフドライバ回路を具備する標準的なＥＣ
Ｌ出力ゲートを第１図に示してある。この基本的なＥＣ
Ｌゲートは、ゲートトランジスタＱ１及びＱ３によって
与えられる差動ゲートである．この例においては、ゲー
トトランジスタＱ１は、高電位及び低電位の入力信号を
受取るための入力トランジスタ要素を与えている．ゲー
トトランジスタＱ３は、基準トランジスタ要素を与えて
おり，それに対して、基準電圧信号が高電位の入力信号
レベルと低電位の入力信号レベルとの間の中間基準電圧
レベルで印加される．差動ゲートトランジスタＱ１及び
Ｑ３のエミッタ端子は、共通エミッタノード結合点にお
いて一体的に結合されている．電流シンクＩｌは、共通
エミックノード結合点と低電位レベルパワーレールＶｔ
ｔとの間に結合されている． 電流シンクＩｌは典型的には、シンク電流乃至はテール
電流を発生するためにそのエミッタ電流経路においてテ
ール抵抗を具備する電流源トランジスタ要素である．バ
イアス電圧発生器（不図示）が、電流シンクエｌの電流
源トランジスタ要素のベースヘ印加される電流源電圧を
供給する。
ＥＣＬ差動ゲートトランジスタ要素Ｑ１及びＱ３は，高
電位レベルパワーレールへ結合されている夫々のコレク
ク経路スイング電圧抵抗Ｒ１及びＲ２を介して別の電流
経路を与えている６この例においては、高電位レベルバ
クーレールＶｃｃは接地レベルであり、ＧＮＤで示して
ある．典型的には、スイング電圧抵抗要素Ｒ１及びＲ２
は実質的に等しい抵抗値を有している．電流シンクＩ１
は，入力トランジスタ要素Ｑｌのベースにおける入力信
号ＩＮに従って、スイング抵抗Ｒｌ又はＲ２の何れかを
介して別の電流経路の一方においてＥＣＬ差動ゲート電
流を発生する。反転用出力端が第１図の従来例において
使用するために選択されるので，出力端ＯＵＴにおいて
真の出力信号に対し反転入力信号ＤＮを与えるために入
力信号を前もって反転させることが可能である．典型的
なＥＣＬゲートは、更に、差動ベース入力回路を具備す
る差動信号入力形態に従って構成することも可能である
．差動信号人力ＥＣＬゲート回路形態においては、差動
ゲートトランジスタＱｌ及びＱ３は、図示した如く入力
トランジスタ要素及び基準トランジスタ要素として機能
する代わりに、相補的入力ＩＮ及びＤＮに対する差動入
力トランジスタを構成する．何れのタイプのゲートであ
っても、本明細書においては、ＥＣＬ差動ゲートと呼称
するか、又は単に差動ゲート乃至はＥＣＬゲートと呼称
する． 第１図に示した如く、ＥＣＬゲート出力信号はゲートト
ランジスタＱｌのコレクタノードから取られる．このコ
レクタノードは、出力スイッチングノードであり、それ
は出力バッファエミッタホロワトランジスタ要素Ｑ５を
介して出力端ＯＵＴへの高電位及び低電位の出力信号を
供給する．ゲートトランジスタＱ１のコレククノードが
反転した入力信号ＤＮに対し真の出力信号を供給するが
、相補的な出力信号（不図示）をゲートトランジスクＱ
３のコレククノードがら取出すことも可能である． ＥＣＬ出力差動ゲート用の従来の出力カットオフドライ
バ回路は、出力イネーブル（ＯＥ）差動ゲートによって
与えられている．このＯＥ差動ゲートは、ＯＥゲートト
ランジスタ要素Ｑ２及びＱ４を有しており、その場合、
トランジスタ要素Ｑ２は、ＯＥ入カトランジスタ要素乃
至はカットオフドライバトランジスタ要素を与え、且つ
トランジスタ要素Ｑ４はＯＥ基準トランジスタ要素を与
えている．このＯＥゲートトランジスタ要素Ｑ２及びＱ
４は、共通エミッタノード結合点において一体的に結合
されており、且つ電流シンクエ２が、ＯＥゲートトラン
ジスタＱ２及びＱ４の共通エミッタノード結合点と低電
位パワーレールＶｔ！どの間に結合されている．ＯＥ入
力信号トランジスタ要素Ｑ２は、マルチェミッタトラン
ジスタ要素であり、そのエミッタノードは、後述する如
く、カットオフ状態期間中に、両方の電流シンクを供給
するために電流シンクＩｌ及びＴ２の夫々へ結合されて
いる． ＥＣＬ出力ゲート及びゲートトランジスタ要素Ｑｌの出
力スイッチングノードの通常のスイッチング動作期間中
、ＯＥ信号は低状態であり且っＯＥゲートトランジスタ
要素Ｑ２はオフ状態である．従って、ＯＥゲートトラン
ジスタ要素Ｑ４は，電流シンクエ２に対してテール電流
を担持する．カットオフ状態の場合、ＯＥ信号は高状態
であり、且つＯＥゲートトランジスタＱ２はクーンオン
状態である．トランジスタ要素Ｑ２が導通状態であると
、マルチェミック電流が電流シンクＩ１及びＩ２の両方
を満足させ、トランジスタ要素Ｑ３及びＱ４をターンオ
フさせる．両方の電流シンクＩＩ及びＩ２を介しての全
体的なシンク電流は、負荷抵抗要素Ｒｌを介して強制的
に流される．異常に大きな電流は、抵抗要素Ｒｌを横断
して大きな電圧降下を発生する．その結果、入カトラン
ジスタＱ１のコレクタノード及び出力端ＯＵＴにおける
電圧レベルは、カットオフ電位レベルより下に降下し、
負荷終端電圧ｖ７７（例えば、一２ｖ）に近ずく．従っ
て、ＥＣＬ出力端ＯＵＴは、共通バス上のマルチブルＥ
ＣＬ出力ゲートによる適用のために、カットオフ乃至は
高インビーグンス状態に保持される。共通バス適用にお
いては、１個のＥＣＬ出力ゲートが活性スイッチングモ
ードであって、他のものがカットオフ乃至は高インピー
ダンス状態に保持させることが可能である． 従来のＥＣＬ出力ゲートカットオフドライバ回路の１つ
の欠点は、カットオフ状態において必要とされる電力散
逸が大きいということである．出力ゲートの数が増加す
ると電力散逸が増加し、負荷抵抗を介してより多くの数
の大きな電流が強制的に流される．１６進数バッファ又
は８進数バッファ等のようなマルチビット出力ゲート用
のマルチビット回路を駆動するために高電力ＯＥドライ
バが必要とされる。
電位レベルパワーレールへ結合されている夫々のコレク
ク経路スイング電圧抵抗Ｒ１及びＲ２を介して別の電流
経路を与えている６この例においては、高電位レベルバ
クーレールＶｃｃは接地レベルであり、ＧＮＤで示して
ある．典型的には、スイング電圧抵抗要素Ｒ１及びＲ２
は実質的に等しい抵抗値を有している．電流シンクＩ１
は，入力トランジスタ要素Ｑｌのベースにおける入力信
号ＩＮに従って、スイング抵抗Ｒｌ又はＲ２の何れかを
介して別の電流経路の一方においてＥＣＬ差動ゲート電
流を発生する。反転用出力端が第１図の従来例において
使用するために選択されるので，出力端ＯＵＴにおいて
真の出力信号に対し反転入力信号ＤＮを与えるために入
力信号を前もって反転させることが可能である．典型的
なＥＣＬゲートは、更に、差動ベース入力回路を具備す
る差動信号入力形態に従って構成することも可能である
．差動信号人力ＥＣＬゲート回路形態においては、差動
ゲートトランジスタＱｌ及びＱ３は、図示した如く入力
トランジスタ要素及び基準トランジスタ要素として機能
する代わりに、相補的入力ＩＮ及びＤＮに対する差動入
力トランジスタを構成する．何れのタイプのゲートであ
っても、本明細書においては、ＥＣＬ差動ゲートと呼称
するか、又は単に差動ゲート乃至はＥＣＬゲートと呼称
する． 第１図に示した如く、ＥＣＬゲート出力信号はゲートト
ランジスタＱｌのコレクタノードから取られる．このコ
レクタノードは、出力スイッチングノードであり、それ
は出力バッファエミッタホロワトランジスタ要素Ｑ５を
介して出力端ＯＵＴへの高電位及び低電位の出力信号を
供給する．ゲートトランジスタＱ１のコレククノードが
反転した入力信号ＤＮに対し真の出力信号を供給するが
、相補的な出力信号（不図示）をゲートトランジスクＱ
３のコレククノードがら取出すことも可能である． ＥＣＬ出力差動ゲート用の従来の出力カットオフドライ
バ回路は、出力イネーブル（ＯＥ）差動ゲートによって
与えられている．このＯＥ差動ゲートは、ＯＥゲートト
ランジスタ要素Ｑ２及びＱ４を有しており、その場合、
トランジスタ要素Ｑ２は、ＯＥ入カトランジスタ要素乃
至はカットオフドライバトランジスタ要素を与え、且つ
トランジスタ要素Ｑ４はＯＥ基準トランジスタ要素を与
えている．このＯＥゲートトランジスタ要素Ｑ２及びＱ
４は、共通エミッタノード結合点において一体的に結合
されており、且つ電流シンクエ２が、ＯＥゲートトラン
ジスタＱ２及びＱ４の共通エミッタノード結合点と低電
位パワーレールＶｔ！どの間に結合されている．ＯＥ入
力信号トランジスタ要素Ｑ２は、マルチェミッタトラン
ジスタ要素であり、そのエミッタノードは、後述する如
く、カットオフ状態期間中に、両方の電流シンクを供給
するために電流シンクＩｌ及びＴ２の夫々へ結合されて
いる． ＥＣＬ出力ゲート及びゲートトランジスタ要素Ｑｌの出
力スイッチングノードの通常のスイッチング動作期間中
、ＯＥ信号は低状態であり且っＯＥゲートトランジスタ
要素Ｑ２はオフ状態である．従って、ＯＥゲートトラン
ジスタ要素Ｑ４は，電流シンクエ２に対してテール電流
を担持する．カットオフ状態の場合、ＯＥ信号は高状態
であり、且つＯＥゲートトランジスタＱ２はクーンオン
状態である．トランジスタ要素Ｑ２が導通状態であると
、マルチェミック電流が電流シンクＩ１及びＩ２の両方
を満足させ、トランジスタ要素Ｑ３及びＱ４をターンオ
フさせる．両方の電流シンクＩＩ及びＩ２を介しての全
体的なシンク電流は、負荷抵抗要素Ｒｌを介して強制的
に流される．異常に大きな電流は、抵抗要素Ｒｌを横断
して大きな電圧降下を発生する．その結果、入カトラン
ジスタＱ１のコレクタノード及び出力端ＯＵＴにおける
電圧レベルは、カットオフ電位レベルより下に降下し、
負荷終端電圧ｖ７７（例えば、一２ｖ）に近ずく．従っ
て、ＥＣＬ出力端ＯＵＴは、共通バス上のマルチブルＥ
ＣＬ出力ゲートによる適用のために、カットオフ乃至は
高インビーグンス状態に保持される。共通バス適用にお
いては、１個のＥＣＬ出力ゲートが活性スイッチングモ
ードであって、他のものがカットオフ乃至は高インピー
ダンス状態に保持させることが可能である． 従来のＥＣＬ出力ゲートカットオフドライバ回路の１つ
の欠点は、カットオフ状態において必要とされる電力散
逸が大きいということである．出力ゲートの数が増加す
ると電力散逸が増加し、負荷抵抗を介してより多くの数
の大きな電流が強制的に流される．１６進数バッファ又
は８進数バッファ等のようなマルチビット出力ゲート用
のマルチビット回路を駆動するために高電力ＯＥドライ
バが必要とされる。
従来のＥＣＬ出力ゲートカットオフドライバ回路の別の
欠点は，差動出力ゲートをラッチ回路内に組込む場合に
は、エキストラな出力バッファ段が必要とされるという
ことである６なぜならば，ラッチしたデータ信号を保持
するフィードバック信号も、例えばトランジスタＱｌの
コレクタノード又は出力スイッチングノードからとられ
るからである。カットオフドライバ回路がラッチ回路内
の差動ゲートへ直接的に印加される場合には、フィード
バック信号及びラッチしたデータピットがカットオフ状
態で失われる場合がある．カットオフ状態において、出
力スイッチングノード及び出力端は、カットオフ低電位
レベルへ強制される．開始出力論理信号レベルが高電位
であり、それに続いてカットオフ状態へ遷移する場合に
は、ラッチされたデータ信号はカットオフ状態への遷移
と共に失われる場合がある．その結果、ＥＣＬカットオ
フドライバ回路を収容するためにラッチ回路とは別個の
付加的なＥＣＬ差動ゲート出力バッファ段が必要となり
、その結果付加的な段遅れが発生する． 従来のＴＴＬ−ＥＣＬラッチ回路を第２図に示してある
．フリップフロップマスクラッチ及びスレーブラッチの
逐次的な段への逐次的入力のために、ＴＴＬ入カデータ
信号が入カバッファ段において受取られる。クロツク入
力信号ＣＬＫが低状態であると，データは、マスクラッ
チ段及びスレーブラッチ段を介して遅れを持って出力バ
ッファ段へ進行する．ＯＥ信号人力が低状態であると、
ＥＣＬコンパチのデータ出力信号が与えられる。ラッチ
段へのＣＬＫ入力端においてクロック高信号が存在する
と，伝搬するデータ信号は一時的な格納のためにラッチ
される．出力バッファへのＯＥ入力端においてＯＥ信号
が高状態であると、ＥＣＬ出力及び出力バッファ差動ゲ
ートがカットオフ状態に保持される． このスレーブラッチの論理構成を第２Ａ図において簡単
化して示してある．このスレーブラッチ回路は，ラッチ
したデータを保持するために論理ゲート間にフィードバ
ック回路を組込んでいる．データ出力ノードは、更に、
フィードバック回路の一方に対するフィードバックノー
ドを形成している。この出力端及びフィードバックノー
ドにおいて直接的に印加されるカットオフドライバは、
フィードバック回路と干渉することがある。例えば、ス
レーブラッチのデータ出力ノード及びフィードバックノ
ードにおいて高レベル信号があり、次いでＯＥ高信号が
スレーブラッチ回路内に直接的に組込まれているカット
オフドライバへ供給されると、出力ノード及びフィード
バックノードの両方がカットオフ条件へプルダウンされ
、以前の状態が喪失され且つ該ラッチの格納したデータ
信号が喪失される．このために、ＯＥカットオフドライ
バ回路用の別個の出力パッファ段が必要であり、第２図
に示した如く付加的な段の遅れが発生する。
欠点は，差動出力ゲートをラッチ回路内に組込む場合に
は、エキストラな出力バッファ段が必要とされるという
ことである６なぜならば，ラッチしたデータ信号を保持
するフィードバック信号も、例えばトランジスタＱｌの
コレクタノード又は出力スイッチングノードからとられ
るからである。カットオフドライバ回路がラッチ回路内
の差動ゲートへ直接的に印加される場合には、フィード
バック信号及びラッチしたデータピットがカットオフ状
態で失われる場合がある．カットオフ状態において、出
力スイッチングノード及び出力端は、カットオフ低電位
レベルへ強制される．開始出力論理信号レベルが高電位
であり、それに続いてカットオフ状態へ遷移する場合に
は、ラッチされたデータ信号はカットオフ状態への遷移
と共に失われる場合がある．その結果、ＥＣＬカットオ
フドライバ回路を収容するためにラッチ回路とは別個の
付加的なＥＣＬ差動ゲート出力バッファ段が必要となり
、その結果付加的な段遅れが発生する． 従来のＴＴＬ−ＥＣＬラッチ回路を第２図に示してある
．フリップフロップマスクラッチ及びスレーブラッチの
逐次的な段への逐次的入力のために、ＴＴＬ入カデータ
信号が入カバッファ段において受取られる。クロツク入
力信号ＣＬＫが低状態であると，データは、マスクラッ
チ段及びスレーブラッチ段を介して遅れを持って出力バ
ッファ段へ進行する．ＯＥ信号人力が低状態であると、
ＥＣＬコンパチのデータ出力信号が与えられる。ラッチ
段へのＣＬＫ入力端においてクロック高信号が存在する
と，伝搬するデータ信号は一時的な格納のためにラッチ
される．出力バッファへのＯＥ入力端においてＯＥ信号
が高状態であると、ＥＣＬ出力及び出力バッファ差動ゲ
ートがカットオフ状態に保持される． このスレーブラッチの論理構成を第２Ａ図において簡単
化して示してある．このスレーブラッチ回路は，ラッチ
したデータを保持するために論理ゲート間にフィードバ
ック回路を組込んでいる．データ出力ノードは、更に、
フィードバック回路の一方に対するフィードバックノー
ドを形成している。この出力端及びフィードバックノー
ドにおいて直接的に印加されるカットオフドライバは、
フィードバック回路と干渉することがある。例えば、ス
レーブラッチのデータ出力ノード及びフィードバックノ
ードにおいて高レベル信号があり、次いでＯＥ高信号が
スレーブラッチ回路内に直接的に組込まれているカット
オフドライバへ供給されると、出力ノード及びフィード
バックノードの両方がカットオフ条件へプルダウンされ
、以前の状態が喪失され且つ該ラッチの格納したデータ
信号が喪失される．このために、ＯＥカットオフドライ
バ回路用の別個の出力パッファ段が必要であり、第２図
に示した如く付加的な段の遅れが発生する。
珪一狛
本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、特にマルチビット出
力差動ゲート適用において電力散逸を減少させたＥＣＬ
差動ゲート及びバッファにおける適用のための新規なＥ
ＣＬ出力ゲートカットオフドライバ回路を提供すること
を目的とする．本発明の別の目的とするところは、ラッ
チしたデータ信号を失うことなしにラッチ回路出力端に
おいてカットオフ状態を達成するためにラッチ回路内に
直接的に組込むことが可能な新規なＥＣＬカットオフド
ライバ回路を提供することである。本発明の別の目的と
するところは、付加的な出力バッファ段乃至は付加的な
段遅れを必要とすることなしにＥＣＬ差動ゲート出力バ
ッファ及びＥＣＬカットオフドライバ回路を直接的にラ
ッチ回路内へ組込むことである．より一般的には、本発
明の目的とするところは、例えば複数個の電圧レベル信
号を必要とする多値論理適用を包含する多様な適用に対
しＥＣＬ／ＣＭＬ差動ゲートと高電位レベルレールとの
間を結合する新規なＥＣＬ／ＣＭＬ擬似レール回路を提
供することである． 通一裁 これらの目的を達成するために、本発明は，ＥＣＬ／Ｃ
ＭＬ差動ゲート乃至はバッファ用の新規な擬似レール回
路を提供している．この擬似レ−ル回路は、差動ゲート
と高電位レベルパワーレールとの間に結合されている．
この擬似レール回路は、第一制御信号に応答して擬似レ
ールノードを実質的に第一電位レベルにクランプするた
めに擬似レールノードへ結合した第一クランプ回路を具
備する擬似レールノードを有している．この擬似レール
回路は、更に、第二制御信号に応答して、第一電位レベ
ルより下の第二電位レベルに擬似レールノードをクラン
プするために擬似レールノードへ結合した少なくとも１
個の第二クランプ回路を有している． この擬似レール回路は、第一及び第二制御信号に応答し
て、第一及び第二クランプ回路を擬似レールノードへ交
互に印加させるために第一及び第二クランプ回路へ結合
したクランプスイッチング回路を組込んでいる。このク
ランプスイッチング回路は、第一及び第二クランプ回路
へ結合したＯＥゲートトランジスタ要素の一方を具備す
る出カイネーブル（ＯＥ）制御信号差動ゲートの形態を
とることが可能である。交互に導通状態となるＯＥ差動
ゲートトランジスタ要素は、第一及び第二ＯＥ制御信号
に応答して、第一及び第二制御回路を交互に擬似レール
ノードへ印加させる．従って、本発明は、２レベルクラ
ンプ回路乃至はバイアスネットワーク回路を提供してい
る．付加的なクランプ回路を擬似レール回路乃至はバイ
アスネットワーク回路内に組込むことも可能であり、且
つマルチレベルクランプ動作及びバイアス動作のために
付加的なスイッチングクランプ回路を設けることが可能
である． 好適実施例においては、第一クランプ回路が高電位レベ
ルパワーレールの高電位レベルを擬似レールノードへ印
加する．このことは、例えば、擬似レールノードへ結合
したクランプエミッタホロワトランジスタ要素を具備す
ると共にクランプエミッタホロワトランジスタ要素と高
電位レベルパワーレールとの間に結合されている逆電圧
降下要素を具備する第一クランプ回路を使用して達成さ
れる．この逆電圧降下要素は、高電位レベルパワーレー
ルの高電位レベルを擬似レールノードへ印加するための
クランプエミッタホロヮトランジスタ要素を横断．して
の電圧降下と実質的に等しく且つ反対の電圧降下を有し
ている。
した如き従来技術の欠点を解消し、特にマルチビット出
力差動ゲート適用において電力散逸を減少させたＥＣＬ
差動ゲート及びバッファにおける適用のための新規なＥ
ＣＬ出力ゲートカットオフドライバ回路を提供すること
を目的とする．本発明の別の目的とするところは、ラッ
チしたデータ信号を失うことなしにラッチ回路出力端に
おいてカットオフ状態を達成するためにラッチ回路内に
直接的に組込むことが可能な新規なＥＣＬカットオフド
ライバ回路を提供することである。本発明の別の目的と
するところは、付加的な出力バッファ段乃至は付加的な
段遅れを必要とすることなしにＥＣＬ差動ゲート出力バ
ッファ及びＥＣＬカットオフドライバ回路を直接的にラ
ッチ回路内へ組込むことである．より一般的には、本発
明の目的とするところは、例えば複数個の電圧レベル信
号を必要とする多値論理適用を包含する多様な適用に対
しＥＣＬ／ＣＭＬ差動ゲートと高電位レベルレールとの
間を結合する新規なＥＣＬ／ＣＭＬ擬似レール回路を提
供することである． 通一裁 これらの目的を達成するために、本発明は，ＥＣＬ／Ｃ
ＭＬ差動ゲート乃至はバッファ用の新規な擬似レール回
路を提供している．この擬似レ−ル回路は、差動ゲート
と高電位レベルパワーレールとの間に結合されている．
この擬似レール回路は、第一制御信号に応答して擬似レ
ールノードを実質的に第一電位レベルにクランプするた
めに擬似レールノードへ結合した第一クランプ回路を具
備する擬似レールノードを有している．この擬似レール
回路は、更に、第二制御信号に応答して、第一電位レベ
ルより下の第二電位レベルに擬似レールノードをクラン
プするために擬似レールノードへ結合した少なくとも１
個の第二クランプ回路を有している． この擬似レール回路は、第一及び第二制御信号に応答し
て、第一及び第二クランプ回路を擬似レールノードへ交
互に印加させるために第一及び第二クランプ回路へ結合
したクランプスイッチング回路を組込んでいる。このク
ランプスイッチング回路は、第一及び第二クランプ回路
へ結合したＯＥゲートトランジスタ要素の一方を具備す
る出カイネーブル（ＯＥ）制御信号差動ゲートの形態を
とることが可能である。交互に導通状態となるＯＥ差動
ゲートトランジスタ要素は、第一及び第二ＯＥ制御信号
に応答して、第一及び第二制御回路を交互に擬似レール
ノードへ印加させる．従って、本発明は、２レベルクラ
ンプ回路乃至はバイアスネットワーク回路を提供してい
る．付加的なクランプ回路を擬似レール回路乃至はバイ
アスネットワーク回路内に組込むことも可能であり、且
つマルチレベルクランプ動作及びバイアス動作のために
付加的なスイッチングクランプ回路を設けることが可能
である． 好適実施例においては、第一クランプ回路が高電位レベ
ルパワーレールの高電位レベルを擬似レールノードへ印
加する．このことは、例えば、擬似レールノードへ結合
したクランプエミッタホロワトランジスタ要素を具備す
ると共にクランプエミッタホロワトランジスタ要素と高
電位レベルパワーレールとの間に結合されている逆電圧
降下要素を具備する第一クランプ回路を使用して達成さ
れる．この逆電圧降下要素は、高電位レベルパワーレー
ルの高電位レベルを擬似レールノードへ印加するための
クランプエミッタホロヮトランジスタ要素を横断．して
の電圧降下と実質的に等しく且つ反対の電圧降下を有し
ている。
第二クランプ回路ち、擬似レールノードへ結合されてい
るクランプエミッタホロヮトランジスタ要素を組込むと
共に、クランプエミックホロワトランジスタ要素と低電
位レベルパヮーレールとの間に結合したプルタウントラ
ンジスタ要素を組込んでいる．Ｔ！１圧レベル設定回路
が、クランプエミックホロワトランジスタ要素とプルダ
ウントランジスタ要素との間のノードヘ結合されており
、擬似レールノードを、プルダウントランジスタ要素が
導通状態にある場合に、高電位レベルパヮーレールの高
電位レベルより下の特定した電位レベルへ保持する機能
を行う。このプルダウントランジスタ要素は、ＯＥ差動
ゲートのＯＥ人カトランジスタ要素である． 好適実施例においては、擬似レール回路は、カットオフ
ドライバ回路を与え、且っ差動ゲートは出力信号を出力
端へ供給するための出カスイッチングノードを有してい
る．出力スイッチングノードは擬似レールノードへ結合
されている．第二クランプ回路の第二電位レベルは、カ
ットオフＯＥ制御信号に応答して、出力スイッチングノ
ード及び差動ゲートの出力端をカットオフ状態に保持す
べく選択されている． 差動ゲートがラッチしたデータを保持するためのフィー
ドバック回路を有するラッチ回路の一部である場合には
、差動ゲートのスイッチング出力ノードは、通常、出力
信号を供給するための出力端へ結合されており，且つラ
ッチしたデータを保持するためのフィードバック信号を
供給するためのラッチ回路のフィードバック回路へ結合
されている．本発明の擬似レール回路の特徴及び利点の
一つは，カットオフドライバ回路として、それは、ラッ
チしたデータを失うことなしに、ＯＥカットオフ信号に
応答して、差動ゲート及び出力端をカットオフ状態に保
持することである．このことが達成される理由は、本発
明に基づく擬似レール回路は、差動ゲートと高電位レベ
ルパワーレールと−の間に介挿されており、差動ゲート
を高電位レベルパワーレールの直接的な効果から実効的
に離脱乃至は遮断しているからである。
るクランプエミッタホロヮトランジスタ要素を組込むと
共に、クランプエミックホロワトランジスタ要素と低電
位レベルパヮーレールとの間に結合したプルタウントラ
ンジスタ要素を組込んでいる．Ｔ！１圧レベル設定回路
が、クランプエミックホロワトランジスタ要素とプルダ
ウントランジスタ要素との間のノードヘ結合されており
、擬似レールノードを、プルダウントランジスタ要素が
導通状態にある場合に、高電位レベルパヮーレールの高
電位レベルより下の特定した電位レベルへ保持する機能
を行う。このプルダウントランジスタ要素は、ＯＥ差動
ゲートのＯＥ人カトランジスタ要素である． 好適実施例においては、擬似レール回路は、カットオフ
ドライバ回路を与え、且っ差動ゲートは出力信号を出力
端へ供給するための出カスイッチングノードを有してい
る．出力スイッチングノードは擬似レールノードへ結合
されている．第二クランプ回路の第二電位レベルは、カ
ットオフＯＥ制御信号に応答して、出力スイッチングノ
ード及び差動ゲートの出力端をカットオフ状態に保持す
べく選択されている． 差動ゲートがラッチしたデータを保持するためのフィー
ドバック回路を有するラッチ回路の一部である場合には
、差動ゲートのスイッチング出力ノードは、通常、出力
信号を供給するための出力端へ結合されており，且つラ
ッチしたデータを保持するためのフィードバック信号を
供給するためのラッチ回路のフィードバック回路へ結合
されている．本発明の擬似レール回路の特徴及び利点の
一つは，カットオフドライバ回路として、それは、ラッ
チしたデータを失うことなしに、ＯＥカットオフ信号に
応答して、差動ゲート及び出力端をカットオフ状態に保
持することである．このことが達成される理由は、本発
明に基づく擬似レール回路は、差動ゲートと高電位レベ
ルパワーレールと−の間に介挿されており、差動ゲート
を高電位レベルパワーレールの直接的な効果から実効的
に離脱乃至は遮断しているからである。
ラッチ回路に関連して、この構成の利点は、実効的な高
電位レールのレベルが擬似レールノードによって全体的
なラッチ回路に対して比較的おさえられるか又は減少さ
れているということである．該ラッチの直接的な入力、
出力及びフィードバック回銘は、相対的な信号電圧レベ
ルに従って相互に動作するので、フィードバック回路に
よって保持されているラッチされたデータはカットオフ
状態に保存される．一方、従来のラッチ回路においては
、従来のカットオフドライバ回路がラッチ回路を同一の
絶対的なレベルへプルダウンし、その結果、前にラッチ
したデータ信号を失うこととなる． 本発明の擬似レール回路は、上側電位レベルパワーレー
ルの実効的な「高」電圧レベルをシフトすることによっ
て、３レベル論理又はその他の多値論理信号を供給する
ために使用することが可能である．第一及び第二上側電
位レベルの間で擬似レールノードをシフトすることによ
り、且つ低電位レベルパワーレールを第三のより低いレ
ベルに固定することにより、３つの論理信号を表わすた
めに３つの電圧レベルが得られる．例えば、ＥＣＬ／Ｃ
ＭＬの３値論理の場合、−９５０ｍＶ、１７００ｍＶ及
び−２４５０ｍＶの電圧レベル信号を使用して、論理レ
ベルの間が７５０ｍＶ離れた論理値を表わすことが可能
である．より一般的には，本発明回路は，複数個の電圧
レベル信号を必要とする任意のＥＣＬ／ＣＭＬ論理回路
適用に使用することが可能である． 見鳳舅 以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する． カットオフドライバ回路として本発明の擬似レール回路
を組込んだＥＣＬ出力ゲートを第３図に示してある．こ
の回路の構成要素，特に、第１図の回路に示したものと
同一の機能を達成する出力ゲートの構成要素は、同一の
参照符号によって示してある．第１図の回路においては
、出力ゲートが、高電位レベルパワーレール（ここでは
、ＧＮＤ又はｖｃｅとして示してある）と低電位レベル
パワーレール（ここではＶＥ！として示してある）との
間に結合されており、且つそれらの間で直接的に動作す
る．一方、第３図に示した本発明回路においては、この
出力ゲートは高電位レベルパワーレールＧＮＤから離脱
乃至は遮断されており，且つその代りに，擬似レール回
路のノードＡとして示した擬似レールノードへ接続され
ている． この擬似レール回路は、ノードＡへ結合されており、後
述する第一及び第二レベルクランプ回路を組込んでおり
、これらの回路は、トランジスタ要素Ｑ２１及びＱ４１
によって与えられる出力イネーブル（ＯＥ）入カバッフ
ァ差動ゲートへ結合されている．ＯＥ人カバッファ回路
は、後述する如くクランプスイッチング回路として機能
する６ＯＥバッファ回路のトランジスタ要素は、それら
と区別するためにＱ２１及びＱ４１として示してあり、
且つそれらがカットオフドライバトランジスタ要素Ｑ２
及び態様する基準トランジスタ要素Ｑ４から達成する機
能は第１図の出力ゲート内に直接的に組込まれている． エミッタホロワトランジスタ要素Ｑ６は、ノードＡへ直
接的に結合されており，且つ擬似レールクランプ回路に
対しクランプエミツタホロワトランジスタ要素を与えて
いる．ＥＣＬ差動出力ゲートのスイング抵抗Ｒｌ及びＲ
２の高電位端部は、ノードＡにおいてクランプエミツタ
ホロワトランジスタ要素Ｑ６のエミツタへ結合されてい
る．第−即ち高レベルクランプ回路が、クランプエミッ
タホロワトランジスタ要素Ｑ６及びトランジスタ要素Ｑ
６のベースノードと実際の高電位レベルパワーレールＧ
ＮＤとの間に結合されているベースコレクタ短絡型（Ｂ
ＣＳ）トランジスタ要素Ｑ７によって与えられている．
両方のトランジスタ要素Ｑ６及びＱ７が導通状態にある
と、擬似レールノードＡは、ゲートトランジスタ要素Ｑ
１及びＱ３によって与えられるＥＣＬ出力ゲートの通常
の？状態スイッチング動作のために，パワーレールの高
電位レベルＧＮＤに実効的にクランプされる．クランプ
エミッタホロワトランジスタ要素Ｑ６のベースノードが
ＢＣＳトランジスタ要素Ｑ７のベース対エミック接合を
介してＶｃｃ接地よりちＩＶ■上方にあるので、トラン
ジスタ要素Ｑ６のベース対エミッタ接合は、擬似レール
ノードＡに対してＩＶａｔの値が等しく且つ反対の電圧
降下を与える．その結果、ノードＡは、擬似接地即ち高
電位レベルの擬似レールとなる． ＯＥ差動ゲートにおけるＯＥ信号が低状態であり且つト
ランジスタ要素Ｑ２１が非導通状態である場合に，高レ
ベルクランプ回路乃至は第一レベルクランプ回路は動作
状態である．ＯＥ差動ゲート乃至はカットオフ状態ゲー
トの電流シンクエ２は、基準トランジスタ要素Ｑ４１を
介して満足される．トランジスタ要素Ｑ８は、抵抗Ｒ４
を介してＢＣＳトランジスタ要素Ｑ７のベースへ駆動電
流を供給し、従って、それは導通状態となり、且つクラ
ンプエミッタホロワトランジスタ要素Ｑ６に対して必要
なベース駆動電流を供給する．電流源トランジスタ要素
Ｑ８も、例えば１６進数回路又は８進数回路等のような
マルチビット回路において、擬似レール回路によって駆
動されるか又は制御することが可能なその他の差動出力
ゲートに対してトランジスタ要素Ｑ６に対応するその他
の全てのクランプエミッタホロワトランジスタ要素内へ
駆動電流を供給する。電流源トランジスタ要素０８用の
電源は，第三パワーレールＶＴ丁Ｌによって与えられる
．トランジスタＱ９及び抵抗要素Ｒ５，Ｒ６，Ｒ７を包
含するバイアス用要素は、電流源トランジスタ要素Ｑ８
のベースにおレ）で電流源バイアス電圧を確立する． 第三電源パワーレールＶ ？ＴＬは．ｍ似レール回路の
クランプ回路の動作に対して必要なパワー即ち電力を供
給する一方、ゲートトランジスタＱｌ，Ｑ３によって与
えられるＥＣＬ出力ゲートは、高及び低電位レベルパワ
ーレールＶｃｃ（ＧＮＤ）及びＶｔｔの間で実効的に動
作を継続する．例として，電源パワーレールＶ丁ＴＬの
電位レベルは＋５ｖとすることが可能であり、ＶｅＣ又
は接地パワーレールはＯｖとすることが可能であり、且
つ低電位レベルパワーレールＶｔｔは−５Ｖとすること
が可能である． 擬似レール回路の第二クランプ回路は、○Ｅ高信号がＯ
Ｅ差動ゲートのトランジスタ要素Ｑ２１のペースに印加
される場合に，電位レベルノードＡを接地電位以下にプ
ルダウンすべく動作する．ＯＥ差動ゲート乃至はカット
オフゲートは、トランジスタ要素Ｑ２１及びＱ４１及び
電流シンクエ２によって与えられている．トランジスタ
要素Ｑ２ｌが導通状態であると，電流シンクＩ２が、抵
抗要素Ｒ４を横断して電流源トランジスタ要素Ｑ８から
電流をシンクする．第一クランプ回路のトランジスタ要
素Ｑ７は非導通状態となり、且つ抵抗要素Ｒ４を横断し
てい一層大きな電圧降下が、擬似接地ノードＡにおける
電位レベルを０■の接地電位レベル以下にプルダウンす
る６ノードＡにおける電圧レベルが、例えば、−１．５
Ｖへプルダウンされるように構成要素の値が選択されて
お？、差動出力ゲートの出力端ＯＵＴ及び出力スイッチ
ングノードをカットオフ状態に保持する。
電位レールのレベルが擬似レールノードによって全体的
なラッチ回路に対して比較的おさえられるか又は減少さ
れているということである．該ラッチの直接的な入力、
出力及びフィードバック回銘は、相対的な信号電圧レベ
ルに従って相互に動作するので、フィードバック回路に
よって保持されているラッチされたデータはカットオフ
状態に保存される．一方、従来のラッチ回路においては
、従来のカットオフドライバ回路がラッチ回路を同一の
絶対的なレベルへプルダウンし、その結果、前にラッチ
したデータ信号を失うこととなる． 本発明の擬似レール回路は、上側電位レベルパワーレー
ルの実効的な「高」電圧レベルをシフトすることによっ
て、３レベル論理又はその他の多値論理信号を供給する
ために使用することが可能である．第一及び第二上側電
位レベルの間で擬似レールノードをシフトすることによ
り、且つ低電位レベルパワーレールを第三のより低いレ
ベルに固定することにより、３つの論理信号を表わすた
めに３つの電圧レベルが得られる．例えば、ＥＣＬ／Ｃ
ＭＬの３値論理の場合、−９５０ｍＶ、１７００ｍＶ及
び−２４５０ｍＶの電圧レベル信号を使用して、論理レ
ベルの間が７５０ｍＶ離れた論理値を表わすことが可能
である．より一般的には，本発明回路は，複数個の電圧
レベル信号を必要とする任意のＥＣＬ／ＣＭＬ論理回路
適用に使用することが可能である． 見鳳舅 以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する． カットオフドライバ回路として本発明の擬似レール回路
を組込んだＥＣＬ出力ゲートを第３図に示してある．こ
の回路の構成要素，特に、第１図の回路に示したものと
同一の機能を達成する出力ゲートの構成要素は、同一の
参照符号によって示してある．第１図の回路においては
、出力ゲートが、高電位レベルパワーレール（ここでは
、ＧＮＤ又はｖｃｅとして示してある）と低電位レベル
パワーレール（ここではＶＥ！として示してある）との
間に結合されており、且つそれらの間で直接的に動作す
る．一方、第３図に示した本発明回路においては、この
出力ゲートは高電位レベルパワーレールＧＮＤから離脱
乃至は遮断されており，且つその代りに，擬似レール回
路のノードＡとして示した擬似レールノードへ接続され
ている． この擬似レール回路は、ノードＡへ結合されており、後
述する第一及び第二レベルクランプ回路を組込んでおり
、これらの回路は、トランジスタ要素Ｑ２１及びＱ４１
によって与えられる出力イネーブル（ＯＥ）入カバッフ
ァ差動ゲートへ結合されている．ＯＥ人カバッファ回路
は、後述する如くクランプスイッチング回路として機能
する６ＯＥバッファ回路のトランジスタ要素は、それら
と区別するためにＱ２１及びＱ４１として示してあり、
且つそれらがカットオフドライバトランジスタ要素Ｑ２
及び態様する基準トランジスタ要素Ｑ４から達成する機
能は第１図の出力ゲート内に直接的に組込まれている． エミッタホロワトランジスタ要素Ｑ６は、ノードＡへ直
接的に結合されており，且つ擬似レールクランプ回路に
対しクランプエミツタホロワトランジスタ要素を与えて
いる．ＥＣＬ差動出力ゲートのスイング抵抗Ｒｌ及びＲ
２の高電位端部は、ノードＡにおいてクランプエミツタ
ホロワトランジスタ要素Ｑ６のエミツタへ結合されてい
る．第−即ち高レベルクランプ回路が、クランプエミッ
タホロワトランジスタ要素Ｑ６及びトランジスタ要素Ｑ
６のベースノードと実際の高電位レベルパワーレールＧ
ＮＤとの間に結合されているベースコレクタ短絡型（Ｂ
ＣＳ）トランジスタ要素Ｑ７によって与えられている．
両方のトランジスタ要素Ｑ６及びＱ７が導通状態にある
と、擬似レールノードＡは、ゲートトランジスタ要素Ｑ
１及びＱ３によって与えられるＥＣＬ出力ゲートの通常
の？状態スイッチング動作のために，パワーレールの高
電位レベルＧＮＤに実効的にクランプされる．クランプ
エミッタホロワトランジスタ要素Ｑ６のベースノードが
ＢＣＳトランジスタ要素Ｑ７のベース対エミック接合を
介してＶｃｃ接地よりちＩＶ■上方にあるので、トラン
ジスタ要素Ｑ６のベース対エミッタ接合は、擬似レール
ノードＡに対してＩＶａｔの値が等しく且つ反対の電圧
降下を与える．その結果、ノードＡは、擬似接地即ち高
電位レベルの擬似レールとなる． ＯＥ差動ゲートにおけるＯＥ信号が低状態であり且つト
ランジスタ要素Ｑ２１が非導通状態である場合に，高レ
ベルクランプ回路乃至は第一レベルクランプ回路は動作
状態である．ＯＥ差動ゲート乃至はカットオフ状態ゲー
トの電流シンクエ２は、基準トランジスタ要素Ｑ４１を
介して満足される．トランジスタ要素Ｑ８は、抵抗Ｒ４
を介してＢＣＳトランジスタ要素Ｑ７のベースへ駆動電
流を供給し、従って、それは導通状態となり、且つクラ
ンプエミッタホロワトランジスタ要素Ｑ６に対して必要
なベース駆動電流を供給する．電流源トランジスタ要素
Ｑ８も、例えば１６進数回路又は８進数回路等のような
マルチビット回路において、擬似レール回路によって駆
動されるか又は制御することが可能なその他の差動出力
ゲートに対してトランジスタ要素Ｑ６に対応するその他
の全てのクランプエミッタホロワトランジスタ要素内へ
駆動電流を供給する。電流源トランジスタ要素０８用の
電源は，第三パワーレールＶＴ丁Ｌによって与えられる
．トランジスタＱ９及び抵抗要素Ｒ５，Ｒ６，Ｒ７を包
含するバイアス用要素は、電流源トランジスタ要素Ｑ８
のベースにおレ）で電流源バイアス電圧を確立する． 第三電源パワーレールＶ ？ＴＬは．ｍ似レール回路の
クランプ回路の動作に対して必要なパワー即ち電力を供
給する一方、ゲートトランジスタＱｌ，Ｑ３によって与
えられるＥＣＬ出力ゲートは、高及び低電位レベルパワ
ーレールＶｃｃ（ＧＮＤ）及びＶｔｔの間で実効的に動
作を継続する．例として，電源パワーレールＶ丁ＴＬの
電位レベルは＋５ｖとすることが可能であり、ＶｅＣ又
は接地パワーレールはＯｖとすることが可能であり、且
つ低電位レベルパワーレールＶｔｔは−５Ｖとすること
が可能である． 擬似レール回路の第二クランプ回路は、○Ｅ高信号がＯ
Ｅ差動ゲートのトランジスタ要素Ｑ２１のペースに印加
される場合に，電位レベルノードＡを接地電位以下にプ
ルダウンすべく動作する．ＯＥ差動ゲート乃至はカット
オフゲートは、トランジスタ要素Ｑ２１及びＱ４１及び
電流シンクエ２によって与えられている．トランジスタ
要素Ｑ２ｌが導通状態であると，電流シンクＩ２が、抵
抗要素Ｒ４を横断して電流源トランジスタ要素Ｑ８から
電流をシンクする．第一クランプ回路のトランジスタ要
素Ｑ７は非導通状態となり、且つ抵抗要素Ｒ４を横断し
てい一層大きな電圧降下が、擬似接地ノードＡにおける
電位レベルを０■の接地電位レベル以下にプルダウンす
る６ノードＡにおける電圧レベルが、例えば、−１．５
Ｖへプルダウンされるように構成要素の値が選択されて
お？、差動出力ゲートの出力端ＯＵＴ及び出力スイッチ
ングノードをカットオフ状態に保持する。
このために、出力端ＯＵＴは，典型的に、５０１ ｏｕ
ｄ抵抗を介して、−２Ｖの終端電圧供給Ｖア■へ終端さ
れている． データ信号に対する電位レベルが、例えば、論理高レベ
ルが−１．４Ｖ、論理低レベルが−２．Ｏｖ、基準電圧
レベルが−１．７Ｖ．及びカットオフ状態電圧レベルが
−１．５Ｖ（ノードＡにおいて）に選択されている場合
，動作状態にあるトランジスタ要素の飽和状態は、ＥＣ
Ｌ動作のために回避される． 明らかな如く、クランプエミックホロワトランジスタ要
素Ｑ６及びＢＣＳトランジスタＱ７から構成される擬似
レール回路の第一クランプ回路部分が高側クランプを与
える一方、第二回路は低側クランプを与えている．この
擬似レール回路の第二クランプ部分の構成要素は、クラ
ンプエミッタホロワトランジスタ要素Ｑ６と，電流源エ
ミッタホロワトランジスタ要素Ｑ８と、抵抗要素Ｒ４と
を包含している。○Ｅ信号が高状態であり且つＯＥ人カ
バッファ乃至はカットオフゲートのトランジスタ要素Ｑ
２１が導通状態であると、トランジスタ要素Ｑ６がホロ
ワとなり、且つノードＡにおける電圧レベルは、プルダ
ウントランジスタ要素として機能するＯＥゲートトラン
ジスタ要素Ｑ２１のコレククノードにおける電圧に追従
して下降する． 擬似レール回路の第二クランプ回路部分によって確立さ
れるカットオフ電圧レベルは、抵抗要素Ｒ４の抵抗値及
び電流シンク■２の電流値を選択することによって、接
地電位レベル以下に設定される．電流源トランジスタ要
素Ｑ８のベースノードにおける電流源バイアス電圧は、
Ｖ ｃｃ接地レベルよりも２Ｖａｔ上方である。従って
、トランジスタ要素Ｑ８のエミッタノードは、Ｖ ｃｅ
接地よりもｌＶＩｌ！上方である。抵抗Ｒ４の抵抗値の
選択は、ノードＡにおける電圧の振れを設定する．クラ
ンプエミッタホロワトランジスタ要素Ｑ６のベースにお
ける電圧レベルはＶ。−Ｉ２Ｒ４である。
ｄ抵抗を介して、−２Ｖの終端電圧供給Ｖア■へ終端さ
れている． データ信号に対する電位レベルが、例えば、論理高レベ
ルが−１．４Ｖ、論理低レベルが−２．Ｏｖ、基準電圧
レベルが−１．７Ｖ．及びカットオフ状態電圧レベルが
−１．５Ｖ（ノードＡにおいて）に選択されている場合
，動作状態にあるトランジスタ要素の飽和状態は、ＥＣ
Ｌ動作のために回避される． 明らかな如く、クランプエミックホロワトランジスタ要
素Ｑ６及びＢＣＳトランジスタＱ７から構成される擬似
レール回路の第一クランプ回路部分が高側クランプを与
える一方、第二回路は低側クランプを与えている．この
擬似レール回路の第二クランプ部分の構成要素は、クラ
ンプエミッタホロワトランジスタ要素Ｑ６と，電流源エ
ミッタホロワトランジスタ要素Ｑ８と、抵抗要素Ｒ４と
を包含している。○Ｅ信号が高状態であり且つＯＥ人カ
バッファ乃至はカットオフゲートのトランジスタ要素Ｑ
２１が導通状態であると、トランジスタ要素Ｑ６がホロ
ワとなり、且つノードＡにおける電圧レベルは、プルダ
ウントランジスタ要素として機能するＯＥゲートトラン
ジスタ要素Ｑ２１のコレククノードにおける電圧に追従
して下降する． 擬似レール回路の第二クランプ回路部分によって確立さ
れるカットオフ電圧レベルは、抵抗要素Ｒ４の抵抗値及
び電流シンク■２の電流値を選択することによって、接
地電位レベル以下に設定される．電流源トランジスタ要
素Ｑ８のベースノードにおける電流源バイアス電圧は、
Ｖ ｃｃ接地レベルよりも２Ｖａｔ上方である。従って
、トランジスタ要素Ｑ８のエミッタノードは、Ｖ ｃｅ
接地よりもｌＶＩｌ！上方である。抵抗Ｒ４の抵抗値の
選択は、ノードＡにおける電圧の振れを設定する．クラ
ンプエミッタホロワトランジスタ要素Ｑ６のベースにお
ける電圧レベルはＶ。−Ｉ２Ｒ４である。
従って、第二クランプ回路部分によって確立されるノー
ドＡにおける電圧レベルは、ＯＥ信号が高状態ニアル場
合に、Ｖａｔ Ｉ ２ Ｒ４ ＶａｔＱ６である．
従って、ノードＡにおける電圧は、接地電位レベルより
もＩ２Ｒ４下方である．上述した実施例に示した如く、
構成要素は、ノードＡにおいてカットオフ電圧レベルが
−１．５ｖであるように選択することが可能であり、そ
の結果，出力端ＯＵＴにおける電位レベルは一層低くな
る．従って、擬似レール回路は、クランプエミッタホロ
ワトランジスタ要素Ｑ６のベースノードに対してバイア
ス用ネットワーク乃至は２レベルクランプ用ネットワー
クを与えている．第一クランプ回路乃至は高レベルクラ
ンプ回路部分は、ノードＡの電圧レベルを、高電位レベ
ルパワーレールＶＣＣの接地電位に実効的にクランプす
る。第二クランプ回路部分は、ノードＡの電圧レベルを
ブルグウンし且つカットオフ状態に保持する．従って、
ノードＡが制御され且つ高側における接地と低側におけ
るカットオフ電位との間でスイッチ動作される。これら
２つのクランプレベルの間のスイッチは、ＯＥ人カバッ
ファ乃至はカットオフゲートＱ２１，Ｑ４１，Ｉ２及び
、特に、クランプスイッチング回路として機能するＯＥ
人カトランジスタ要素Ｑ２１によって与えられる。
ドＡにおける電圧レベルは、ＯＥ信号が高状態ニアル場
合に、Ｖａｔ Ｉ ２ Ｒ４ ＶａｔＱ６である．
従って、ノードＡにおける電圧は、接地電位レベルより
もＩ２Ｒ４下方である．上述した実施例に示した如く、
構成要素は、ノードＡにおいてカットオフ電圧レベルが
−１．５ｖであるように選択することが可能であり、そ
の結果，出力端ＯＵＴにおける電位レベルは一層低くな
る．従って、擬似レール回路は、クランプエミッタホロ
ワトランジスタ要素Ｑ６のベースノードに対してバイア
ス用ネットワーク乃至は２レベルクランプ用ネットワー
クを与えている．第一クランプ回路乃至は高レベルクラ
ンプ回路部分は、ノードＡの電圧レベルを、高電位レベ
ルパワーレールＶＣＣの接地電位に実効的にクランプす
る。第二クランプ回路部分は、ノードＡの電圧レベルを
ブルグウンし且つカットオフ状態に保持する．従って、
ノードＡが制御され且つ高側における接地と低側におけ
るカットオフ電位との間でスイッチ動作される。これら
２つのクランプレベルの間のスイッチは、ＯＥ人カバッ
ファ乃至はカットオフゲートＱ２１，Ｑ４１，Ｉ２及び
、特に、クランプスイッチング回路として機能するＯＥ
人カトランジスタ要素Ｑ２１によって与えられる。
ＯＥ人カバッファによって与えられるクランプスイッチ
ング回路は、擬似レールノード八を、２つのクランプレ
ベルである０■と−１．５Ｖとの間でスイッチ動作させ
，以下の効果を発生する．ＯＥ信号が高状態であり、ノ
ードＡが−１．５Ｖに保持されると、出力は、エミック
ホロワ出力バッファトランジスタ要素Ｑ５の更なる電圧
降下を介して、従来出力端に印加されていた−２■のＶ
ＴＴ電位レベルより僅かに高いカットオフ低電圧レベル
に保持される．擬似レール回路は、例えばｌｍＡの小さ
な電流でちって、多数の出力ゲートに対しノードＡを制
御することが可能である。
ング回路は、擬似レールノード八を、２つのクランプレ
ベルである０■と−１．５Ｖとの間でスイッチ動作させ
，以下の効果を発生する．ＯＥ信号が高状態であり、ノ
ードＡが−１．５Ｖに保持されると、出力は、エミック
ホロワ出力バッファトランジスタ要素Ｑ５の更なる電圧
降下を介して、従来出力端に印加されていた−２■のＶ
ＴＴ電位レベルより僅かに高いカットオフ低電圧レベル
に保持される．擬似レール回路は、例えばｌｍＡの小さ
な電流でちって、多数の出力ゲートに対しノードＡを制
御することが可能である。
従って，本発明の擬似レール回路は、擬似レールノード
を置換することにより高電位レベルパワーレールから実
効的に出力を制御するカットオフドライパ回路を与えて
いる．この擬似レール回路は、比較的小さな電力条件で
、高レベルと低レベルとの間で擬似レールノードの電位
レベルをシフトさせることが可能である． 本発明は、ＶＣＣパワーレール接地電位を規準としたレ
ベルシフト及びクランプを使用して，電圧制御されるカ
ットオフドライバ回路に対してシフト可能な擬似レール
ノードＡを形成している．従来の回路は、電流制御型で
あり，カットオフトランジスタ要素Ｑ２を必要とし、且
つ異常に大きな電流の２つの電流シンクを必要としてい
た．擬似レール回路は、カットオフトランジスタ要素を
除去し、且つ電力散逸の増大を伴う電流制御型力ット才
フを除去している． 本擬似レール回路をカットオフドライバ及び出カバッフ
ァとしてラッチ回路内に直接的に組込んだ適用例を第４
図及び第５図に示してある．第４図及び第５図は、第２
図のスレーブラッチ段等のようなラッチ回路の構成を示
しており、出力バッファはラッチ回路内に直接的に組込
んでおり、その際に付加的な段遅れを有する付加的な出
力バッファ段を回避している．第３図の回路の構成要素
と同一又は類似の機能を達成する第４図における構成要
素には同一の参照番号を付してある．基本的なＥＣＬ差
動ゲートＱｌ，Ｑ３．Ｉｌに加えてこの回路のラッチ部
分は，適宜のクロスフィードバック回路内に組込んだフ
ィードバックトランジスタ要素ＱＦ １−４を有してい
る．前述した如く，出力バッファエミツタホロワトラン
ジスタ要素Ｑ５を介してのデータ出力ＯＵＴは、出力ス
イッチングノードＢからとられる．ノードＢｔ．ラッチ
したデータを保持するフィードバック回路用のフィード
バックスイッチングノードを与えている．ラッチしたデ
ータを保持するフィードバック回路は、相対的な電圧差
に基づいて、ラッチトランジスタ要素のコレクタノード
に印加される電圧レベルがどのようなものであろうと、
ＤＡＴＡＩＮ及びＲＥＦ信号ラインに関して動作する．
ノードＡはコレクタノードにおける電位レベルを等しく
プルダウンするので、相対的電圧差が保存され且つラッ
チが影響を受ける，二とはない．より特定的には、フィ
ードバック回路が影響を受けることがなく、且つ全ての
ラッチデークが保存される，第４図のラッチ回路の機能
的ブロックは第５図に要約して示してある． 以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明は、これら具体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である．特に本発明
を、カットオフドライバ回路及びラッチ回路における擬
似レール回銘の適用に関して説明したが、本発明は、論
理回路における複数個の電圧信号レベルを必要とするそ
の他の適用場面にも適用可能なものである．例えば、第
３図に示した擬似レール回路は、３個の論理値電圧レベ
ルを必要とする３値論理回路に対して適用することが可
能である．本擬似レール回路は、その他の多値論理適用
例に対し付加的なクランプ回路を組込むことが可能であ
る．
を置換することにより高電位レベルパワーレールから実
効的に出力を制御するカットオフドライパ回路を与えて
いる．この擬似レール回路は、比較的小さな電力条件で
、高レベルと低レベルとの間で擬似レールノードの電位
レベルをシフトさせることが可能である． 本発明は、ＶＣＣパワーレール接地電位を規準としたレ
ベルシフト及びクランプを使用して，電圧制御されるカ
ットオフドライバ回路に対してシフト可能な擬似レール
ノードＡを形成している．従来の回路は、電流制御型で
あり，カットオフトランジスタ要素Ｑ２を必要とし、且
つ異常に大きな電流の２つの電流シンクを必要としてい
た．擬似レール回路は、カットオフトランジスタ要素を
除去し、且つ電力散逸の増大を伴う電流制御型力ット才
フを除去している． 本擬似レール回路をカットオフドライバ及び出カバッフ
ァとしてラッチ回路内に直接的に組込んだ適用例を第４
図及び第５図に示してある．第４図及び第５図は、第２
図のスレーブラッチ段等のようなラッチ回路の構成を示
しており、出力バッファはラッチ回路内に直接的に組込
んでおり、その際に付加的な段遅れを有する付加的な出
力バッファ段を回避している．第３図の回路の構成要素
と同一又は類似の機能を達成する第４図における構成要
素には同一の参照番号を付してある．基本的なＥＣＬ差
動ゲートＱｌ，Ｑ３．Ｉｌに加えてこの回路のラッチ部
分は，適宜のクロスフィードバック回路内に組込んだフ
ィードバックトランジスタ要素ＱＦ １−４を有してい
る．前述した如く，出力バッファエミツタホロワトラン
ジスタ要素Ｑ５を介してのデータ出力ＯＵＴは、出力ス
イッチングノードＢからとられる．ノードＢｔ．ラッチ
したデータを保持するフィードバック回路用のフィード
バックスイッチングノードを与えている．ラッチしたデ
ータを保持するフィードバック回路は、相対的な電圧差
に基づいて、ラッチトランジスタ要素のコレクタノード
に印加される電圧レベルがどのようなものであろうと、
ＤＡＴＡＩＮ及びＲＥＦ信号ラインに関して動作する．
ノードＡはコレクタノードにおける電位レベルを等しく
プルダウンするので、相対的電圧差が保存され且つラッ
チが影響を受ける，二とはない．より特定的には、フィ
ードバック回路が影響を受けることがなく、且つ全ての
ラッチデークが保存される，第４図のラッチ回路の機能
的ブロックは第５図に要約して示してある． 以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明は、これら具体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である．特に本発明
を、カットオフドライバ回路及びラッチ回路における擬
似レール回銘の適用に関して説明したが、本発明は、論
理回路における複数個の電圧信号レベルを必要とするそ
の他の適用場面にも適用可能なものである．例えば、第
３図に示した擬似レール回路は、３個の論理値電圧レベ
ルを必要とする３値論理回路に対して適用することが可
能である．本擬似レール回路は、その他の多値論理適用
例に対し付加的なクランプ回路を組込むことが可能であ
る．
第１図はゲート内に組込んだＥＣＬカットオフドライバ
回路を具備する従来のＥＣＬ差動出力ゲート乃至は出力
バッファを示した概略回路図、第２図は従来のＴＴＬ対
ＥＣＬラッチ回路の概略ブロック図、第２Ａ図は第２図
のスレーブラッチ段の構成を示した簡単化した詳細論理
回路図、第３図はカットオフドライバ回路を与えるため
に本発明の一実施例に基づいて擬似レール回路を組込ん
だＥＣＬ差動出力ゲート乃至は出力バッファを示した概
略回路図、第４図はカットオフドライバ回路としてラッ
チ回路内に擬似レール回路及び出カバッファを直接的に
組込んだスレーブラッチ段等のようなラッチ回路を示し
た概略回路図、第５図は第４図の回路の機能ブロックを
示した概略ブロック図、である． （符号の説明） Ｑ２：カットオフドライバトランジスタ要素Ｑ４：規準
トランジスタ要素 Ｑ６；エミッタホロワトランジスタ要素Ｑ７：ベースコ
レクタ短絡型トランジスタ要素？８：電流源トランジス
タ要素 Ｒｌ，Ｒ２：スイング抵抗 Ｖｅｅ：高電位レベルパヮーレール ■■：低電位レベルパワーレール ＶＴＴＬ ：電源パワーレール ＦＩＧ ＋
回路を具備する従来のＥＣＬ差動出力ゲート乃至は出力
バッファを示した概略回路図、第２図は従来のＴＴＬ対
ＥＣＬラッチ回路の概略ブロック図、第２Ａ図は第２図
のスレーブラッチ段の構成を示した簡単化した詳細論理
回路図、第３図はカットオフドライバ回路を与えるため
に本発明の一実施例に基づいて擬似レール回路を組込ん
だＥＣＬ差動出力ゲート乃至は出力バッファを示した概
略回路図、第４図はカットオフドライバ回路としてラッ
チ回路内に擬似レール回路及び出カバッファを直接的に
組込んだスレーブラッチ段等のようなラッチ回路を示し
た概略回路図、第５図は第４図の回路の機能ブロックを
示した概略ブロック図、である． （符号の説明） Ｑ２：カットオフドライバトランジスタ要素Ｑ４：規準
トランジスタ要素 Ｑ６；エミッタホロワトランジスタ要素Ｑ７：ベースコ
レクタ短絡型トランジスタ要素？８：電流源トランジス
タ要素 Ｒｌ，Ｒ２：スイング抵抗 Ｖｅｅ：高電位レベルパヮーレール ■■：低電位レベルパワーレール ＶＴＴＬ ：電源パワーレール ＦＩＧ ＋
Claims (1)
- 【特許請求の範囲】 １、比較的高い電位レベルのパワーレールと比較的低い
電位レベルのパワーレールとの間に結合した差動ゲート
乃至はバッファを持ったエミッタ結合型論理乃至は電流
モード論理（ＥＣＬ／ＣＭＬ）回路において、前記差動
ゲートと前記高電位レベルパワーレールとの間に結合し
て擬似レール回路が設けられており、前記擬似レール回
路は、擬似レールノードと、第一制御信号に応答して実
質的に第一電位レベルにおいて前記擬似レールノードを
クランプするために前記擬似レールノードに結合されて
いる第一クランプ回路と、第二制御信号に応答して前記
第一電位レベルより下の第二電位レベルにおいて前記擬
似レールノードをクランプするために前記擬似レールノ
ードへ結合されている第二クランプ回路と、を有するこ
とを特徴とするＥＣＬ／ＣＭＬ回路。 ２、特許請求の範囲第１項において、前記擬似レール回
路が、前記第一及び第二制御信号に応答して前記第一及
び第二クランプ回路を前記擬似レールノードへ交互に印
加させるために前記第一及び第二クランプ回路へ結合し
たクランプスイッチング回路を有することを特徴とする
ＥＣＬ／ＣＭＬ回路。 ３、特許請求の範囲第２項において、前記クランプスイ
ッチング回路が、第一及び第二出力イネーブル（ＯＥ）
ゲートトランジスタ要素を具備する出力イネーブル（Ｏ
Ｅ）差動ゲートを有しており、前記ＯＥゲートトランジ
スタ要素の少なくとも一方が、第一及び第二ＯＥ制御信
号に応答して前記第一及び第二クランプ回路を前記擬似
レールノードへ交互に印加させるために前記第一及び第
二クランプ回路へ結合されていることを特徴とするＥＣ
Ｌ／ＣＭＬ回路。 ４、特許請求の範囲第１項において、前記第一クランプ
回路が、前記高電位レベルパワーレールの高電位レベル
を前記擬似レールノードへ印加することを特徴とするＥ
ＣＬ／ＣＭＬ回路。 ５、特許請求の範囲第４項において、前記第一クランプ
回路が、前記擬似レールノードへ結合されているクラン
プエミッタホロワトランジスタ要素（Ｑ６）及び前記ク
ランプエミッタホロワトランジスタ要素（Ｑ６）と前記
高電位レベルパワーレールとの間に結合されている逆電
圧降下手段を有しており、前記逆電圧降下手段（Ｑ７）
は、前記高電位レベルパワーレールの高電位レベルを前
記擬似レールノードへ印加するために前記クランプエミ
ッタホロワトランジスタ要素における電圧降下と実質的
に等しく且つ反対の電圧降下を有することを特徴とする
ＥＣＬ／ＣＭＬ回路。 ６、特許請求の範囲第５項において、前記逆電圧降下手
段は、前記クランプエミッタホロワトランジスタ要素及
びベースコレクタ短絡型（ＢＣＳ）トランジスタ要素の
両方が導通状態にある場合に、前記高電位レベルパワー
レールの高電位レベルを前記擬似レールノードへ印加す
るためにベースコレクタ短絡型（ＢＣＳ）トランジスタ
要素を有することを特徴とするＥＣＬ／ＣＭＬ回路。 ７、特許請求の範囲第１項において、前記第二クランプ
回路が、前記擬似レールノードへ結合されているクラン
プエミッタホロワトランジスタ要素（Ｑ６）と、前記ク
ランプエミッタホロワトランジスタ要素と前記低電位レ
ベルパワーレールとの間に結合されているプルダウント
ランジスタ要素（Ｑ２１）と、前記プルダウントランジ
スタ要素が導通状態にある場合に前記擬似レールノード
を前記高電位レベルパワーレールの高電位レベルより下
の特定した電位レベルに保持するために前記クランプエ
ミッタホロワトランジスタ要素とプルダウントランジス
タ要素との間のノードへ結合されている電圧レベル設定
手段（Ｒ４）と、を有することを特徴とするＥＣＬ／Ｃ
ＭＬ回路。 ８、特許請求の範囲第４項において、前記擬似レール回
路が、カットオフドライバ回路を有しており、前記差動
ゲートは、出力端へ出力信号を供給するための出力スイ
ッチングノードを有しており、前記出力スイッチングノ
ードは前記擬似レールノードへ結合されており、且つ前
記第二クランプ回路の第二電位レベルは、カットオフＯ
Ｅ制御信号に応答して前記出力スイッチングノード及び
前記差動ゲートの出力端をカットオフ状態に保持すべく
選択されていることを特徴とするＥＣＬ／ＣＭＬ回路。 ９、特許請求の範囲第８項において、前記差動ゲートは
、ラッチしたデータを保持するためのフィードバック回
路を具備するラッチ回路の一部であり、前記差動ゲート
のスイッチング出力ノードは、出力信号を供給するため
に出力端へ結合されると共にラッチしたデータを保持す
るためにフィードバック信号を供給するために前記ラッ
チ回路のフィードバック回路へ結合されており、且つ前
記カットオフドライバ回路は、ラッチしたデータを失う
ことなしに、ＯＥカットオフ信号に応答して、前記差動
ゲート及び出力端をカットオフ状態に保持することを特
徴とするＥＣＬ／ＣＭＬ回路。 １０、比較的高い電圧レベルのパワーレールと比較的低
い電圧レベルのパワーレールとの間に結合されている差
動ゲート乃至はバッファを具備するＥＣＬ／ＣＭＬ回路
において、前記差動ゲートは、高電位及び低電位の入力
信号を受取るための入力端を与えると共に高電位及び低
電位の出力信号を出力端へ供給するためのスイッチング
出力ノードを与える一対のゲートトランジスタ要素を持
っており、ＯＥ信号に応答して前記差動ゲート及び出力
端をカットオフ状態に保持するためにカットオフドライ
バ手段が前記差動ゲートへ動作結合されており、擬似レ
ール回路が前記差動ゲートと前記高電位レベルパワーレ
ールとの間に結合されており、前記擬似レール回路が、
前記スイッチング出力ノードへ動作結合されている擬似
レールノードと、前記擬似レールノードへ結合されてお
り且つ前記スイッチング出力ノードの動作をスイッチン
グするために第一ＯＥ信号に応答して前記擬似レールノ
ードを実質的に前記高電圧レベルパワーレールの高電圧
レベルにクランプすべく構成されている第一クランプ回
路と、第二ＯＥ信号に応答して前記差動ゲート及び出力
端をカットオフ状態に保持するために前記擬似レールノ
ードを前記高電圧レベルよりも実質的に低い電圧レベル
にクランプするために前記擬似レールノードへ結合され
ている第二クランプ回路と、を有することを特徴とする
ＥＣＬ／ＣＭＬ回路。 １１、特許請求の範囲第１０項において、前記擬似レー
ル回路が、前記第一及び第二ＯＥ信号に応答して前記第
一及び第二クランプ回路を前記擬似レールノードへ交互
に印加するために前記第一及び第二クランプ回路へ結合
されているクランプスイッチ回路を有することを特徴と
するＥＣＬ／ＣＭＬ回路。 １２、特許請求の範囲第１１項において、前記クランプ
スイッチ回路が、第一及び第二ＯＥゲートトランジスタ
要素を具備するＯＥ信号差動ゲートを有しており、前記
ＯＥゲートトランジスタ要素の少なくとも一方が、前記
第一及び第二ＯＥ制御信号に応答して前記第一及び第二
クランプ回路を前記擬似レールノードへ交互に印加させ
るために前記第一及び第二クランプ回路へ結合されてい
ることを特徴とするＥＣＬ／ＣＭＬ回路。 １３、特許請求の範囲第１２項において、前記第一クラ
ンプ回路が、前記擬似レールノードへ結合されているク
ランプエミッタホロワトランジスタ要素（Ｑ６）を有す
ると共に前記クランプエミッタホロワトランジスタ要素
（Ｑ６）と高電位レベルパワーレールとの間に結合され
ている逆電圧降下手段（Ｑ７）を有しており、前記逆電
圧降下手段が、前記高電圧レベルパワーレールの高電圧
レベルを前記擬似レールノードへ印加するために前記ク
ランプエミッタホロワトランジスタ要素を横断しての電
圧降下と実質的に等しく且つ反対の電圧降下を有するこ
とを特徴とするＥＣＬ／ＣＭＬ回路。 １４、特許請求の範囲第１３項において、前記第二クラ
ンプ回路が、前記擬似レールノードへ結合されている前
記クランプエミッタホロワトランジスタ要素（Ｑ６）と
、前記クランプエミッタホロワトランジスタ要素と前記
低電位レベルパワーレールとの間に結合されているプル
ダウントランジスタ要素（Ｑ２１）と、前記プルダウン
トランジスタ要素が導通状態にある場合に前記擬似レー
ルノードを前記高電位レベルパワーレールの高電位レベ
ルより下の特定したレベルに保持するために前記クラン
プエミッタホロワトランジスタ要素とプルダウントラン
ジスタ要素との間のノードへ結合されている電圧レベル
設定手段（Ｒ４）と、を有することを特徴とするＥＣＬ
／ＣＭＬ回路。 １５、特許請求の範囲第１０項において、前記ＥＣＬ／
ＣＭＬ回路が、ラッチしたデータを保持するためのフィ
ードバック回路を具備するラッチ回路を有しており、前
記差動ゲートが前記ラッチ回路のゲート及び前記ラッチ
回路に対する出力バッファを形成しており、前記差動ゲ
ートのスイッチング出力ノードが、出力信号を供給する
ために出力端へ結合されると共にラッチしたデータを保
持するためにフィードバック信号を供給するために前記
ラッチ回路のフィードバック回路へ結合されており、且
つ前記カットオフドライバ回路が、ラッチしたデータを
失うことなしに、前記第二ＯＥ信号に応答して、前記差
動ゲート及び出力端をカットオフ状態に保持することを
特徴とするＥＣＬ／ＣＭＬ回路。 １６、ＥＣＬ／ＣＭＬラッチ回路において、ラッチした
データ信号を保持するためのフィードバック回路を具備
する差動ゲートが設けられており、前記差動ゲートは比
較的高い電位レベルのパワーレールと比較的低い電位レ
ベルのパワーレールとの間に結合されており、前記差動
ゲートは、高電位及び低電位の入力データ信号を受取る
ための入力端を与えると共に高電位及び低電位の出力デ
ータ信号を出力端へ供給するためのスイッチング出力ノ
ードを与える一対のゲートトランジスタ要素を有してお
り、前記差動ゲートと前記高電位レベルパワーレールと
の間に結合して擬似レール回路が設けられており、前記
擬似レール回路は前記スイッチング出力ノードへ動作結
合されている擬似レールノードを有しており、前記擬似
レール回路は、前記擬似レールノードへ結合されており
且つ前記スイッチング出力ノードの動作をスイッチング
するために、第一ＯＥ信号に応答して、前記擬似レール
ノードを実質的に前記高電位レベルパワーレールの高電
位レベルにクランプすべく構成された第一クランプ回路
を有しており、前記擬似レール回路は、第二ＯＥ信号に
応答して、前記差動ゲート及び出力端をカットオフ状態
に保持するために前記擬似レールノードを前記高電位レ
ベルパワーレールよりも実質的に下の電位レベルにクラ
ンプするために前記擬似レールノードへ結合されている
第二クランプ回路を有しており、前記擬似レール回路は
、前記ラッチ回路のフィードバック信号によって保持さ
れているラッチされたデータ信号を失うことなしに、前
記第二ＯＥ信号に応答して前記差動ゲート及び出力端を
カットオフ状態に保持すべく構成されていることを特徴
とするＥＣＬ／ＣＭＬラッチ回路。 １７、特許請求の範囲第１６項において、前記差動ゲー
トが、高電位及び低電位の入力データ信号を受取るため
の差動入力端を与えると共に第一及び第二差動出力端に
おいて高電位及び低電位の出力データ信号を供給する第
一及び第二スイッチング出力ノードを与える夫々の第一
及び第二入力信号差動ベース回路を具備する第一及び第
二入力トランジスタ要素を有しており、前記ラッチ回路
は、データ信号を前記差動出力端においてラッチするた
めに前記第一及び第二出力スイッチングノードへ夫々結
合されている第一及び第二フィードバック回路を有して
おり、前記擬似レール回路は、前記ラッチしたデータ信
号を失うことなしに、前記第二ＯＥ信号に応答して、前
記差動ゲート及び第一及び第二出力端をカットオフ状態
に保持すべく構成されていることを特徴とするＥＣＬ／
ＣＭＬラッチ回路。 １８、特許請求の範囲第１７項において、前記擬似レー
ル回路が、前記第一及び第二ＯＥ制御信号に応答して、
前記第一及び第二クランプ回路を前記擬似レールノード
へ交互に印加するために前記第一及び第二クランプ回路
へ動作結合されているクランプスイッチ回路を有するこ
とを特徴とするＥＣＬ／ＣＭＬラッチ回路。 １９、特許請求の範囲第１８項において、前記クランプ
スイッチ回路がＯＥ信号差動ゲートを有することを特徴
とするＥＣＬ／ＣＭＬラッチ回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/379,088 US4945265A (en) | 1989-07-13 | 1989-07-13 | ECL/CML pseudo-rail circuit, cutoff driver circuit, and latch circuit |
| US379,088 | 1989-07-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0396116A true JPH0396116A (ja) | 1991-04-22 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2184394A Expired - Fee Related JP2858270B2 (ja) | 1989-07-13 | 1990-07-13 | Ｅｃｌ／ｃｍｌ擬似レール回路、カットオフドライバ回路及びラッチ回路 |
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|---|---|
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| EP (1) | EP0407869B1 (ja) |
| JP (1) | JP2858270B2 (ja) |
| KR (1) | KR0157419B1 (ja) |
| DE (1) | DE69015904T2 (ja) |
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|---|---|---|---|---|
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| US5023479A (en) * | 1990-07-31 | 1991-06-11 | Motorola, Inc. | Low power output gate |
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| US6031392A (en) * | 1998-05-11 | 2000-02-29 | Micrel Incorporated | TTL input stage for negative supply systems |
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|---|---|---|---|---|
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