JPH04252613A - 出力プルダウントランジスタ用ｔｔｌトライステート回路 - Google Patents
出力プルダウントランジスタ用ｔｔｌトライステート回路Info
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- JPH04252613A JPH04252613A JP3238566A JP23856691A JPH04252613A JP H04252613 A JPH04252613 A JP H04252613A JP 3238566 A JP3238566 A JP 3238566A JP 23856691 A JP23856691 A JP 23856691A JP H04252613 A JPH04252613 A JP H04252613A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/0823—Multistate logic
- H03K19/0826—Multistate logic one of the states being the high impedance or floating state
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、マルチビットラインド
ライバにおいて有用なＴＴＬトライステート出力バッフ
ァ及び装置の低出力プルダウントランジスタ用の、ＤＣ
ミラーキラー回路としても知られている、新規なＴＴＬ
トライステート回路に関するものである。本発明は、電
流ホギングを回避し、信号伝搬時間ｔｐＬＺ及びｔｐＺ
Ｌを減少させ、且つ出力において高インピーダンス第三
状態乃至はトライステートと低電位レベルデータ信号と
の間のスイッチング速度を増加させるマルチビットライ
ンドライバ用の改良したＴＴＬトライステート出力装置
に関するものである。
ライバにおいて有用なＴＴＬトライステート出力バッフ
ァ及び装置の低出力プルダウントランジスタ用の、ＤＣ
ミラーキラー回路としても知られている、新規なＴＴＬ
トライステート回路に関するものである。本発明は、電
流ホギングを回避し、信号伝搬時間ｔｐＬＺ及びｔｐＺ
Ｌを減少させ、且つ出力において高インピーダンス第三
状態乃至はトライステートと低電位レベルデータ信号と
の間のスイッチング速度を増加させるマルチビットライ
ンドライバ用の改良したＴＴＬトライステート出力装置
に関するものである。
【０００２】
【従来の技術】従来の反転ＴＴＬトライステート出力装
置１０を図１に示してある。入力ＶＩＮにおける高及び
低電位レベルのデータ信号が、入力トランジスタＱ１を
具備すると共にトランジスタ要素Ｑ２によって与えられ
る第一増幅段を具備する入力回路１２を介して、分相ト
ランジスタ要素ＱＰＳのベースへ通過する。分相トラン
ジスタ要素ＱＰＳは、反対の位相で、プルダウントラン
ジスタ要素ＱＬＯＰ及びダーリントントランジスタ対Ｑ
４及びＱ５によって与えられているプルアップトランジ
スタ要素の導通状態を制御する。低出力プルダウントラ
ンジスタ要素ＱＬＯＰは、出力ＶＯＵＴから低電位電源
レールＧＮＤへ電流をシンク、即ち吸込む。プルアップ
トランジスタダーリントン対Ｑ４，Ｑ５は、高電位電源
ＶＣＣから出力ＶＯＵＴへ電流をソース、即ち供給する
。トライステート回路乃至はＯＥ信号入力回路１６が、
出力ＶＯＵＴにおいて高インピーダンス第三状態即ちト
ライステートを確立する。
置１０を図１に示してある。入力ＶＩＮにおける高及び
低電位レベルのデータ信号が、入力トランジスタＱ１を
具備すると共にトランジスタ要素Ｑ２によって与えられ
る第一増幅段を具備する入力回路１２を介して、分相ト
ランジスタ要素ＱＰＳのベースへ通過する。分相トラン
ジスタ要素ＱＰＳは、反対の位相で、プルダウントラン
ジスタ要素ＱＬＯＰ及びダーリントントランジスタ対Ｑ
４及びＱ５によって与えられているプルアップトランジ
スタ要素の導通状態を制御する。低出力プルダウントラ
ンジスタ要素ＱＬＯＰは、出力ＶＯＵＴから低電位電源
レールＧＮＤへ電流をシンク、即ち吸込む。プルアップ
トランジスタダーリントン対Ｑ４，Ｑ５は、高電位電源
ＶＣＣから出力ＶＯＵＴへ電流をソース、即ち供給する
。トライステート回路乃至はＯＥ信号入力回路１６が、
出力ＶＯＵＴにおいて高インピーダンス第三状態即ちト
ライステートを確立する。
【０００３】トライステート回路１６は、ＯＥ信号入力
及び分相器トランジスタＱＰＳ及びプルアップトランジ
スタＱ５の夫々のベースリードへ結合されているライン
を有している。従って、トライステート回路１６は、Ｏ
Ｅ信号入力において低電位レベルＯＥ信号があると、出
力ＶＯＵＴにおいて高インピーダンス（Ｚ）を与える。
及び分相器トランジスタＱＰＳ及びプルアップトランジ
スタＱ５の夫々のベースリードへ結合されているライン
を有している。従って、トライステート回路１６は、Ｏ
Ｅ信号入力において低電位レベルＯＥ信号があると、出
力ＶＯＵＴにおいて高インピーダンス（Ｚ）を与える。
【０００４】別のトライステート回路１８は、高インピ
ーダンス第三状態期間中に、出力ＶＯＵＴにおける電圧
変化によって発生される電流がプルダウントランジスタ
ＱＬＯＰの内部ショットキダイオードクランプを介して
フィードバックしてプルダウントランジスタＱＬＯＰを
ターンオンさせることを防止する。この不所望のフィー
ドバック電流は「ミラー電流」と呼ばれる。ミラーキラ
ートランジスタ要素ＱＭＫは、そのコレクタノード及び
エミッタノードが、低出力プルダウントランジスタＱＬ
ＯＰのベースリードと低電位電源レールＧＮＤとの間に
結合されている。トライステート回路１８は、ＤＣＭＫ
信号入力において高電位レベルＤＣＭＫ信号が表われる
場合に、ミラーキラートランジスタ要素ＱＭＫをターン
オンさせるために、バラスト抵抗ＲＢを介してミラーキ
ラートランジスタ要素ＱＭＫのベースへ結合されている
ＤＣＭＫ信号入力を有している。
ーダンス第三状態期間中に、出力ＶＯＵＴにおける電圧
変化によって発生される電流がプルダウントランジスタ
ＱＬＯＰの内部ショットキダイオードクランプを介して
フィードバックしてプルダウントランジスタＱＬＯＰを
ターンオンさせることを防止する。この不所望のフィー
ドバック電流は「ミラー電流」と呼ばれる。ミラーキラ
ートランジスタ要素ＱＭＫは、そのコレクタノード及び
エミッタノードが、低出力プルダウントランジスタＱＬ
ＯＰのベースリードと低電位電源レールＧＮＤとの間に
結合されている。トライステート回路１８は、ＤＣＭＫ
信号入力において高電位レベルＤＣＭＫ信号が表われる
場合に、ミラーキラートランジスタ要素ＱＭＫをターン
オンさせるために、バラスト抵抗ＲＢを介してミラーキ
ラートランジスタ要素ＱＭＫのベースへ結合されている
ＤＣＭＫ信号入力を有している。
【０００５】高電位ＤＣＭＫ信号は、ミラーキラートラ
ンジスタ要素ＱＭＫをターンオンさせ、プルダウントラ
ンジスタＱＬＯＰのベース及び出力ＶＯＵＴにおける変
動によってプルダウントランジスタＱＬＯＰのベースノ
ードへフィードバックされるミラー電流を放電させる。 出力ＶＯＵＴは共通バスへ接続させることが可能である
。低電位ＤＣＭＫ信号がミラーキラートランジスタ要素
ＱＭＫをターンオフさせ、且つ該出力装置の通常の２状
態動作モードをイネーブルさせる。
ンジスタ要素ＱＭＫをターンオンさせ、プルダウントラ
ンジスタＱＬＯＰのベース及び出力ＶＯＵＴにおける変
動によってプルダウントランジスタＱＬＯＰのベースノ
ードへフィードバックされるミラー電流を放電させる。 出力ＶＯＵＴは共通バスへ接続させることが可能である
。低電位ＤＣＭＫ信号がミラーキラートランジスタ要素
ＱＭＫをターンオフさせ、且つ該出力装置の通常の２状
態動作モードをイネーブルさせる。
【０００６】バラスト抵抗ＲＢは、図１に示したタイプ
の複数個のＴＴＬトライステート出力バッファを組込ん
だ１６進数及び８進数ラインドライバ等のようなマルチ
ビットラインドライバ用に並列的に結合した複数個のミ
ラーキラートランジスタ要素ＱＭＫの間の電流ホギング
を抑圧することが意図されている。ＤＣＭＫ信号入力は
、以下に説明する如く、夫々のバラスト抵抗を介して複
数個の出力バッファの複数個のミラーキラートランジス
タ要素ＱＭＫへ結合することが可能である。
の複数個のＴＴＬトライステート出力バッファを組込ん
だ１６進数及び８進数ラインドライバ等のようなマルチ
ビットラインドライバ用に並列的に結合した複数個のミ
ラーキラートランジスタ要素ＱＭＫの間の電流ホギング
を抑圧することが意図されている。ＤＣＭＫ信号入力は
、以下に説明する如く、夫々のバラスト抵抗を介して複
数個の出力バッファの複数個のミラーキラートランジス
タ要素ＱＭＫへ結合することが可能である。
【０００７】ＤＣミラーキラーＤＣＭＫ信号は、ＯＥ信
号と位相がずれており且つ相補的ＯＥ 信号と同位相
である。ＯＥ信号及びＤＣＭＫ信号は、図２に示した如
く、二重ゲート反転を介して派生される。第一段出力イ
ネーブルＯＥ反転バッファ回路ＩＢ１は、ＯＥ 信号
入力において相補的ＯＥ 信号を受取り、且つトライ
ステート回路１６のＯＥ信号入力へ結合されているＯＥ
信号出力を与える。第二段イネーブル信号反転バッファ
ＩＢ２は、トライステート回路１８のＤＣＭＫ信号入力
へ結合されているＤＣＭＫ信号出力を与える。ＤＣＭＫ
信号出力はＯＥ 信号入力と同位相であり、且つバラ
スト抵抗ＲＢを介してミラーキラートランジスタ要素Ｑ
ＭＫのベースノードへ結合されている。
号と位相がずれており且つ相補的ＯＥ 信号と同位相
である。ＯＥ信号及びＤＣＭＫ信号は、図２に示した如
く、二重ゲート反転を介して派生される。第一段出力イ
ネーブルＯＥ反転バッファ回路ＩＢ１は、ＯＥ 信号
入力において相補的ＯＥ 信号を受取り、且つトライ
ステート回路１６のＯＥ信号入力へ結合されているＯＥ
信号出力を与える。第二段イネーブル信号反転バッファ
ＩＢ２は、トライステート回路１８のＤＣＭＫ信号入力
へ結合されているＤＣＭＫ信号出力を与える。ＤＣＭＫ
信号出力はＯＥ 信号入力と同位相であり、且つバラ
スト抵抗ＲＢを介してミラーキラートランジスタ要素Ｑ
ＭＫのベースノードへ結合されている。
【０００８】１９８７年３月１０日付を持って発行され
た発明者Ｆａｒｈａｄ Ｖａｚｅｈｇｏｏの米国特許
第４，６４９，２９７号においては、図１に類似した従
来のＴＴＬトライステート出力装置が図５に示されてい
る。上記特許の図５の回路において、出力イネーブルＯ
Ｅ信号は、「Ｅ」として示されており、且つ相補的ＤＣ
ＭＫ信号は「Ａ」として示されている。上記米国特許第
４，６４９，２９７号の図６において、二重反転結合シ
ーケンス及びそれに付随する信号伝搬遅延を回避するた
めに、ＯＥ 即ち「Ｅ 」信号入力回路へ直接的に
結合されているエミッタホロワトランジスタ要素からＤ
ＣＭＫ即ち「Ａ」信号を派生することを提案している。 しかしながら、上記特許では、複数個のＴＴＬトライス
テート出力装置が並列的に結合されているマルチビット
ラインドライバにおいて遭遇される複数個のミラーキラ
ートランジスタ要素ＱＭＫの電流ホギング問題について
言及するものではない。上記特許は、更に、このような
回路がどのようにしてＱＭＫ電流ホギングを回避するこ
とが可能であるかについて記載するものではない。ＴＴ
Ｌトライステート出力マルチビットラインドライバにお
けるミラーキラートランジスタ要素ＱＭＫの電流ホギン
グの問題について以下に要約する。
た発明者Ｆａｒｈａｄ Ｖａｚｅｈｇｏｏの米国特許
第４，６４９，２９７号においては、図１に類似した従
来のＴＴＬトライステート出力装置が図５に示されてい
る。上記特許の図５の回路において、出力イネーブルＯ
Ｅ信号は、「Ｅ」として示されており、且つ相補的ＤＣ
ＭＫ信号は「Ａ」として示されている。上記米国特許第
４，６４９，２９７号の図６において、二重反転結合シ
ーケンス及びそれに付随する信号伝搬遅延を回避するた
めに、ＯＥ 即ち「Ｅ 」信号入力回路へ直接的に
結合されているエミッタホロワトランジスタ要素からＤ
ＣＭＫ即ち「Ａ」信号を派生することを提案している。 しかしながら、上記特許では、複数個のＴＴＬトライス
テート出力装置が並列的に結合されているマルチビット
ラインドライバにおいて遭遇される複数個のミラーキラ
ートランジスタ要素ＱＭＫの電流ホギング問題について
言及するものではない。上記特許は、更に、このような
回路がどのようにしてＱＭＫ電流ホギングを回避するこ
とが可能であるかについて記載するものではない。ＴＴ
Ｌトライステート出力マルチビットラインドライバにお
けるミラーキラートランジスタ要素ＱＭＫの電流ホギン
グの問題について以下に要約する。
【０００９】１６進数又は８進数のラインドライバ等の
ようなＴＴＬトライステート出力マルチビットラインド
ライバ用の従来の回路を図３に示してある。図１に示し
たタイプの別の出力バッファが、該マルチビットライン
ドライバの各出力ビットに対して設けられている。これ
らの複数個の出力バッファの一部を図３に示しており、
図３は、データビット出力ＢＩＴ０，．．．，ＢＩＴｎ
，プルダウントランジスタ要素ＱＬＯＰ０，．．．，Ｑ
ＬＯＰｎ，及びバラスト抵抗ＲＢ０，．．．，ＲＢｎを
有している。
ようなＴＴＬトライステート出力マルチビットラインド
ライバ用の従来の回路を図３に示してある。図１に示し
たタイプの別の出力バッファが、該マルチビットライン
ドライバの各出力ビットに対して設けられている。これ
らの複数個の出力バッファの一部を図３に示しており、
図３は、データビット出力ＢＩＴ０，．．．，ＢＩＴｎ
，プルダウントランジスタ要素ＱＬＯＰ０，．．．，Ｑ
ＬＯＰｎ，及びバラスト抵抗ＲＢ０，．．．，ＲＢｎを
有している。
【００１０】複数個の出力バッファの全てに対するＯＥ
及びＤＣＭＫ信号は、図２に示した如く、イネーブル反
転バッファ段ＩＢ１及びＩＢ２によって発生される。Ｉ
Ｂ２からのＤＣＭＫ信号出力は、ミラーキラートランジ
スタ要素ＱＭＫ０，．．．，ＱＭＫｎ用の夫々のバラス
ト抵抗ＲＢ０，．．．，ＲＢｎヘ並列的に結合されてい
る。バラスト抵抗ＲＢ０，．．．，ＲＢｎは、異なった
ビット出力バッファの夫々のＱＬＯＰからのベース電流
を実効的に放電させるために夫々のＱＭＫの間の電流ホ
ギングを減少させることが意図されている。ＩＢ２の出
力回路の一部は、バラスト抵抗ＲＢ０，．．．，ＲＢｎ
へのＩＢ２プルダウントランジスタＱＡとプルアップ抵
抗ＲＡとの間のＩＢ２の出力の結合状態を示している。 従来のＤＣミラーキラー回路のその他の説明は、例えば
、１９８６年４月８日に発行された発明者Ｆｅｒｒｉｓ
ｅｔ ａｌ．の米国特許第４，５８１，５５０号
、１９８２年１月１９日に発行された発明者Ｆｅｒｒｉ
ｓの米国特許第４，３１１，９２７号、及び１９８７年
６月３０日に発行された発明者Ｈａｎｎｉｎｇｔｏｎの
米国特許第４，６７７，３２０号等に記載されている。
及びＤＣＭＫ信号は、図２に示した如く、イネーブル反
転バッファ段ＩＢ１及びＩＢ２によって発生される。Ｉ
Ｂ２からのＤＣＭＫ信号出力は、ミラーキラートランジ
スタ要素ＱＭＫ０，．．．，ＱＭＫｎ用の夫々のバラス
ト抵抗ＲＢ０，．．．，ＲＢｎヘ並列的に結合されてい
る。バラスト抵抗ＲＢ０，．．．，ＲＢｎは、異なった
ビット出力バッファの夫々のＱＬＯＰからのベース電流
を実効的に放電させるために夫々のＱＭＫの間の電流ホ
ギングを減少させることが意図されている。ＩＢ２の出
力回路の一部は、バラスト抵抗ＲＢ０，．．．，ＲＢｎ
へのＩＢ２プルダウントランジスタＱＡとプルアップ抵
抗ＲＡとの間のＩＢ２の出力の結合状態を示している。 従来のＤＣミラーキラー回路のその他の説明は、例えば
、１９８６年４月８日に発行された発明者Ｆｅｒｒｉｓ
ｅｔ ａｌ．の米国特許第４，５８１，５５０号
、１９８２年１月１９日に発行された発明者Ｆｅｒｒｉ
ｓの米国特許第４，３１１，９２７号、及び１９８７年
６月３０日に発行された発明者Ｈａｎｎｉｎｇｔｏｎの
米国特許第４，６７７，３２０号等に記載されている。
【００１１】上述した従来の低出力プルダウントライス
テート回路乃至はＤＣミラーキラー回路の欠点の１つは
、ＤＣＭＫ信号を発生するために従来２つの反転段ＩＢ
１及びＩＢ２が使用されており、そのことはｔｐＺＬ及
びｔｐＬＺ遷移のためにトライステートスイッチング遅
延を導入しているということである。出力における高イ
ンピーダンストライステート信号と低電位データ信号と
の間のスイッチングのための伝搬時間乃至はスイッチン
グ時間はｔｐＺＬ及びｔｐＬＺと表わされる。
テート回路乃至はＤＣミラーキラー回路の欠点の１つは
、ＤＣＭＫ信号を発生するために従来２つの反転段ＩＢ
１及びＩＢ２が使用されており、そのことはｔｐＺＬ及
びｔｐＬＺ遷移のためにトライステートスイッチング遅
延を導入しているということである。出力における高イ
ンピーダンストライステート信号と低電位データ信号と
の間のスイッチングのための伝搬時間乃至はスイッチン
グ時間はｔｐＺＬ及びｔｐＬＺと表わされる。
【００１２】別の欠点としては、マルチビットラインド
ライバ適用の場合に、バラスト抵抗は、複数個のミラー
キラートランジスタ要素ＱＭＫの間で実効的に電流ホギ
ングを防止するものではないということである。夫々の
プルダウントランジスタＱＬＯＰのベースを放電するた
めにミラーキラートランジスタ要素ＱＭＫが異なったコ
レクタ電流をシンク、即ち吸込むことが要求される場合
、電流ホギングが、ミラーキラートランジスタ要素ＱＭ
Ｋがより大きな所要のコレクタ電流をシンク、即ち吸込
むことを防止する場合がある。該バラスト抵抗は、更に
、大きな抵抗値を有する場合があり、そのことは、ミラ
ーキラートランジスタ要素ＱＭＫのスイッチング速度を
更に遅滞化させる。
ライバ適用の場合に、バラスト抵抗は、複数個のミラー
キラートランジスタ要素ＱＭＫの間で実効的に電流ホギ
ングを防止するものではないということである。夫々の
プルダウントランジスタＱＬＯＰのベースを放電するた
めにミラーキラートランジスタ要素ＱＭＫが異なったコ
レクタ電流をシンク、即ち吸込むことが要求される場合
、電流ホギングが、ミラーキラートランジスタ要素ＱＭ
Ｋがより大きな所要のコレクタ電流をシンク、即ち吸込
むことを防止する場合がある。該バラスト抵抗は、更に
、大きな抵抗値を有する場合があり、そのことは、ミラ
ーキラートランジスタ要素ＱＭＫのスイッチング速度を
更に遅滞化させる。
【００１３】
【発明が解決しようとする課題】従って、本発明の目的
とするところは、ミラーキラートランジスタ要素を動作
させるためのＤＣＭＫ信号を発生させる場合に、２段遅
延を除去する新規なＤＣミラーキラー回路を提供するこ
とである。本発明の別の目的とするところは、ＴＴＬト
ライステート出力マルチビットラインドライバ適用にお
いてミラーキラートランジスタ要素の間の電流ホギング
問題を回避する新規な低出力プルダウントライステート
回路を提供することである。本発明によれば、バラスト
抵抗に対する条件を除去することにより、動作速度が更
に向上される。本発明の更に別の目的とするところは、
新規なＤＣミラーキラートライステート回路を組込んだ
新規な高速のＴＴＬトライステート出力マルチビットラ
インドライバを提供することである。
とするところは、ミラーキラートランジスタ要素を動作
させるためのＤＣＭＫ信号を発生させる場合に、２段遅
延を除去する新規なＤＣミラーキラー回路を提供するこ
とである。本発明の別の目的とするところは、ＴＴＬト
ライステート出力マルチビットラインドライバ適用にお
いてミラーキラートランジスタ要素の間の電流ホギング
問題を回避する新規な低出力プルダウントライステート
回路を提供することである。本発明によれば、バラスト
抵抗に対する条件を除去することにより、動作速度が更
に向上される。本発明の更に別の目的とするところは、
新規なＤＣミラーキラートライステート回路を組込んだ
新規な高速のＴＴＬトライステート出力マルチビットラ
インドライバを提供することである。
【００１４】
【課題を解決するための手段】本発明は、高及び低電位
レベルでのデータ信号を送信するためのデータ信号出力
と、前記出力から低電位電源レールへ電流をシンク、即
ち吸込むために前記データ信号出力へ結合されているプ
ルダウントランジスタ要素と、ＯＥ信号を受取り且つ前
記データ信号出力において高インピーダンス（Ｚ）第三
状態を確立するためのイネーブル信号入力回路とを有す
るＴＴＬトライステート出力装置用の新規なＤＣミラー
キラー回路を提供している。ＯＥ反転バッファ回路は、
相補的ＯＥ 信号を受取るためのＯＥ 信号入力回
路を有しており、且つＴＴＬトライステート出力装置の
イネーブル信号入力回路へ供給するためのＯＥ信号を供
給するＯＥ信号出力を有している。尚、本明細書におい
ては、英文字記号の後にアンダーラインを付したものは
、その英文字記号の上にオーバーラインを付したものと
同一の意味を有するものとする。
レベルでのデータ信号を送信するためのデータ信号出力
と、前記出力から低電位電源レールへ電流をシンク、即
ち吸込むために前記データ信号出力へ結合されているプ
ルダウントランジスタ要素と、ＯＥ信号を受取り且つ前
記データ信号出力において高インピーダンス（Ｚ）第三
状態を確立するためのイネーブル信号入力回路とを有す
るＴＴＬトライステート出力装置用の新規なＤＣミラー
キラー回路を提供している。ＯＥ反転バッファ回路は、
相補的ＯＥ 信号を受取るためのＯＥ 信号入力回
路を有しており、且つＴＴＬトライステート出力装置の
イネーブル信号入力回路へ供給するためのＯＥ信号を供
給するＯＥ信号出力を有している。尚、本明細書におい
ては、英文字記号の後にアンダーラインを付したものは
、その英文字記号の上にオーバーラインを付したものと
同一の意味を有するものとする。
【００１５】本発明によれば、エミッタホロワトランジ
スタ要素のベースノードがＯＥ 信号入力回路へ結合
されている。このエミッタホロワトランジスタ要素のエ
ミッタノードは、ＯＥ 信号と同位相のＤＣＭＫ信号
を供給するＤＣＭＫ信号出力を形成する。ミラーキラー
トランジスタ要素が、マルチビットラインドライバの複
数個の出力装置の夫々の出力プルダウントランジスタ要
素のベースノードと、低電位電源レールとの間において
コレクタノード及びエミッタノードと並列的に結合され
ている。分圧回路が、ＤＣＭＫ信号出力をミラーキラー
トランジスタ要素の夫々のベースノードへ結合して、出
力における高インピーダンス（Ｚ）第三状態期間中、ミ
ラーキラートランジスタ要素を介して低電位電源レール
への低インピーダンス（Ｚ）経路を発生させる。
スタ要素のベースノードがＯＥ 信号入力回路へ結合
されている。このエミッタホロワトランジスタ要素のエ
ミッタノードは、ＯＥ 信号と同位相のＤＣＭＫ信号
を供給するＤＣＭＫ信号出力を形成する。ミラーキラー
トランジスタ要素が、マルチビットラインドライバの複
数個の出力装置の夫々の出力プルダウントランジスタ要
素のベースノードと、低電位電源レールとの間において
コレクタノード及びエミッタノードと並列的に結合され
ている。分圧回路が、ＤＣＭＫ信号出力をミラーキラー
トランジスタ要素の夫々のベースノードへ結合して、出
力における高インピーダンス（Ｚ）第三状態期間中、ミ
ラーキラートランジスタ要素を介して低電位電源レール
への低インピーダンス（Ｚ）経路を発生させる。
【００１６】本発明の好適実施例においては、各分圧回
路が、エミッタホロワトランジスタ要素のエミッタノー
ドと低電位電源レールとの間に直列的に結合されている
第一及び第二抵抗によって形成されている。第一及び第
二抵抗の間の共通ノードは、夫々のミラーキラートラン
ジスタ要素のベースノードへ結合されている。ミラーキ
ラートランジスタ要素のベースノードと低電位電源レー
ルとの間に結合されている第二抵抗の抵抗値は、ミラー
キラートランジスタ要素のベースノードとエミッタホロ
ワトランジスタ要素のエミッタノードとの間に結合され
ている第一抵抗の抵抗値よりも大きい。
路が、エミッタホロワトランジスタ要素のエミッタノー
ドと低電位電源レールとの間に直列的に結合されている
第一及び第二抵抗によって形成されている。第一及び第
二抵抗の間の共通ノードは、夫々のミラーキラートラン
ジスタ要素のベースノードへ結合されている。ミラーキ
ラートランジスタ要素のベースノードと低電位電源レー
ルとの間に結合されている第二抵抗の抵抗値は、ミラー
キラートランジスタ要素のベースノードとエミッタホロ
ワトランジスタ要素のエミッタノードとの間に結合され
ている第一抵抗の抵抗値よりも大きい。
【００１７】本発明のこの構成における特徴の１つは、
第二抵抗の抵抗値が、夫々の出力プルダウントランジス
タ要素のベースを放電するために夫々のミラーキラート
ランジスタ要素へ所要のベース駆動電流を供給し且つ所
望の電圧レベルを確立するために特定した量だけ、第一
抵抗の抵抗値よりも大きく選択することが可能であると
いうことである。ＤＣミラーキラー回路におけるエミッ
タホロワトランジスタ要素形態の１つの利点は、夫々の
ミラーキラートランジスタ要素に対して制限されること
のないベース駆動電流を実効的に供給することが可能で
あり、マルチビットラインドライバ適用において電流ホ
ギングを除去しているということである。大型のバラス
ト抵抗を除去することにより、信号伝搬時間及びスイッ
チング速度が改善される。
第二抵抗の抵抗値が、夫々の出力プルダウントランジス
タ要素のベースを放電するために夫々のミラーキラート
ランジスタ要素へ所要のベース駆動電流を供給し且つ所
望の電圧レベルを確立するために特定した量だけ、第一
抵抗の抵抗値よりも大きく選択することが可能であると
いうことである。ＤＣミラーキラー回路におけるエミッ
タホロワトランジスタ要素形態の１つの利点は、夫々の
ミラーキラートランジスタ要素に対して制限されること
のないベース駆動電流を実効的に供給することが可能で
あり、マルチビットラインドライバ適用において電流ホ
ギングを除去しているということである。大型のバラス
ト抵抗を除去することにより、信号伝搬時間及びスイッ
チング速度が改善される。
【００１８】本発明の別の利点は、ＤＣＭＫ信号出力を
与えるエミッタホロワトランジスタ要素が、第一段イネ
ーブルインバータバッファのＯＥ 信号入力回路へ結
合されているという点である。第二段イネーブルインバ
ータバッファは、付随するトライステート信号伝搬遅延
と共に除去されている。
与えるエミッタホロワトランジスタ要素が、第一段イネ
ーブルインバータバッファのＯＥ 信号入力回路へ結
合されているという点である。第二段イネーブルインバ
ータバッファは、付随するトライステート信号伝搬遅延
と共に除去されている。
【００１９】エミッタホロワトランジスタ要素ＤＣＭＫ
信号出力及び分圧回路は、実効的に、ミラーキラートラ
ンジスタ要素の高速スイッチングのためのベース駆動電
流「オーバードライブ」を供給することが可能である。 好適実施例においては、各ミラーキラートランジスタ要
素はショットキトランジスタであり、且つ過剰なベース
駆動電流が、内部のショットキダイオードクランプを介
してミラーキラートランジスタ要素のコレクタへ通過し
、該エミッタを介して低電位電源レールへシンク、即ち
吸込むことが可能である。
信号出力及び分圧回路は、実効的に、ミラーキラートラ
ンジスタ要素の高速スイッチングのためのベース駆動電
流「オーバードライブ」を供給することが可能である。 好適実施例においては、各ミラーキラートランジスタ要
素はショットキトランジスタであり、且つ過剰なベース
駆動電流が、内部のショットキダイオードクランプを介
してミラーキラートランジスタ要素のコレクタへ通過し
、該エミッタを介して低電位電源レールへシンク、即ち
吸込むことが可能である。
【００２０】本発明のＤＣミラーキラー回路は、ＤＣＭ
Ｋ信号出力の並列結合を有するＴＴＬトライステート出
力マルチビットラインドライバにおいて適用される。こ
のＤＣＭＫ信号出力は、並列抵抗分割器を介して複数個
の出力バッファの夫々のミラーキラートランジスタ要素
へ供給される。
Ｋ信号出力の並列結合を有するＴＴＬトライステート出
力マルチビットラインドライバにおいて適用される。こ
のＤＣＭＫ信号出力は、並列抵抗分割器を介して複数個
の出力バッファの夫々のミラーキラートランジスタ要素
へ供給される。
【００２１】
【実施例】本発明の一実施例に基づいて構成したＴＴＬ
トライステート出力装置を図４に示してある。図１の回
路の構成要素と同一の機能を達成する回路構成要素には
、同一の参照符号を付されている。図４のＴＴＬトライ
ステート出力バッファ回路は、ミラーキラートランジス
タ要素ＱＭＫへのＤＣＭＫ信号のカップリング、即ち結
合乃至は供給箇所において、図１の回路と異なっている
。このＤＣＭＫ信号入力は、抵抗Ｒ１０及びＲ２０によ
って与えられる分圧器を介してミラーキラートランジス
タ要素ＱＭＫのベースノードへ結合乃至は供給される。 分圧器Ｒ１０，Ｒ２０を使用する異なったカップリング
は、本発明に基づくＤＣＭＫ信号発生回路によって発生
されるＤＣＭＫ信号の異なった特徴によって発生される
。
トライステート出力装置を図４に示してある。図１の回
路の構成要素と同一の機能を達成する回路構成要素には
、同一の参照符号を付されている。図４のＴＴＬトライ
ステート出力バッファ回路は、ミラーキラートランジス
タ要素ＱＭＫへのＤＣＭＫ信号のカップリング、即ち結
合乃至は供給箇所において、図１の回路と異なっている
。このＤＣＭＫ信号入力は、抵抗Ｒ１０及びＲ２０によ
って与えられる分圧器を介してミラーキラートランジス
タ要素ＱＭＫのベースノードへ結合乃至は供給される。 分圧器Ｒ１０，Ｒ２０を使用する異なったカップリング
は、本発明に基づくＤＣＭＫ信号発生回路によって発生
されるＤＣＭＫ信号の異なった特徴によって発生される
。
【００２２】ＯＥ及びＤＣＭＫ信号発生回路は、図５に
関して以下に説明する如く修正されたイネーブル信号反
転バッファＩＢ１と類似している。該インバータバッフ
ァは、相補的ＯＥ 信号入力と、入力トランジスタ要
素ＱＰＮＰを具備するＯＥ入力回路と、トランジスタＱ
Ｂによって与えられるＯＥ 入力信号用の第一増幅段
とを有している。その増幅された信号は、分相器トラン
ジスタＱＣのベースノードへ印加され、該トランジスタ
は、反対の位相で、プルダウントランジスタ要素ＱＤ及
びプルアップダーリントントランジスタ対Ｑ１０，Ｑ１
１の導通状態を制御する。従って、ＯＥ 信号入力に
おける相補的ＯＥ 信号は、反転され、且つＯＥ信号
出力においてＯＥ信号を発生する。
関して以下に説明する如く修正されたイネーブル信号反
転バッファＩＢ１と類似している。該インバータバッフ
ァは、相補的ＯＥ 信号入力と、入力トランジスタ要
素ＱＰＮＰを具備するＯＥ入力回路と、トランジスタＱ
Ｂによって与えられるＯＥ 入力信号用の第一増幅段
とを有している。その増幅された信号は、分相器トラン
ジスタＱＣのベースノードへ印加され、該トランジスタ
は、反対の位相で、プルダウントランジスタ要素ＱＤ及
びプルアップダーリントントランジスタ対Ｑ１０，Ｑ１
１の導通状態を制御する。従って、ＯＥ 信号入力に
おける相補的ＯＥ 信号は、反転され、且つＯＥ信号
出力においてＯＥ信号を発生する。
【００２３】本発明によれば、第二インバータバッファ
段ＩＢ２が除去されており、且つＤＣＭＫ信号は、ＩＢ
１と類似した第一段インバータバッファのＯＥ入力回路
へベースノードが結合されているエミッタホロワトラン
ジスタ要素ＱＥＦによって発生される。エミッタホロワ
トランジスタ要素ＱＥＦのベースノードは、ＯＥ信号入
力へ直接的に結合されるのではなく、ＯＥ 入力回路
の内部ノードへ結合されており、従ってエミッタホロワ
トランジスタ要素ＱＥＦは入力バス上の変動から分離さ
れている。エミッタホロワトランジスタ要素ＱＥＦのエ
ミッタノードは、図５に示した如く、ＤＣＭＫ信号出力
を供給する。ＤＣＭＫ信号出力はエミッタホロワトラン
ジスタ要素の出力であるので、図５のＤＣＭＫ信号は図
２のＤＣＭＫ信号とは異なった特性を有している。特に
、以下に説明する如く、エミッタホロワＱＥＦは、マル
チビットラインドライバ適用における複数個のミラーキ
ラートランジスタ要素に対してのベース駆動電流要求の
全てを供給するための低インピーダンスＤＣＭＫ信号源
を提供している。
段ＩＢ２が除去されており、且つＤＣＭＫ信号は、ＩＢ
１と類似した第一段インバータバッファのＯＥ入力回路
へベースノードが結合されているエミッタホロワトラン
ジスタ要素ＱＥＦによって発生される。エミッタホロワ
トランジスタ要素ＱＥＦのベースノードは、ＯＥ信号入
力へ直接的に結合されるのではなく、ＯＥ 入力回路
の内部ノードへ結合されており、従ってエミッタホロワ
トランジスタ要素ＱＥＦは入力バス上の変動から分離さ
れている。エミッタホロワトランジスタ要素ＱＥＦのエ
ミッタノードは、図５に示した如く、ＤＣＭＫ信号出力
を供給する。ＤＣＭＫ信号出力はエミッタホロワトラン
ジスタ要素の出力であるので、図５のＤＣＭＫ信号は図
２のＤＣＭＫ信号とは異なった特性を有している。特に
、以下に説明する如く、エミッタホロワＱＥＦは、マル
チビットラインドライバ適用における複数個のミラーキ
ラートランジスタ要素に対してのベース駆動電流要求の
全てを供給するための低インピーダンスＤＣＭＫ信号源
を提供している。
【００２４】図５のＯＥ及びＤＣＭＫ信号発生回路の付
加的なオプションの特徴は、部品Ｑ１２，Ｄ１５，Ｄ１
６，Ｑ１４，Ｒ７，Ｄ１７によって与えられるＡＣミラ
ーキラー回路を包含している。このＡＣミラーキラー回
路は、２状態動作モードにおいて出力における低から高
（ＬＨ）電位レベルデータ信号遷移期間中に、プルダウ
ントランジスタＱＤのベースノードからミラー電流を放
電させる。
加的なオプションの特徴は、部品Ｑ１２，Ｄ１５，Ｄ１
６，Ｑ１４，Ｒ７，Ｄ１７によって与えられるＡＣミラ
ーキラー回路を包含している。このＡＣミラーキラー回
路は、２状態動作モードにおいて出力における低から高
（ＬＨ）電位レベルデータ信号遷移期間中に、プルダウ
ントランジスタＱＤのベースノードからミラー電流を放
電させる。
【００２５】図４及び５の低出力プルダウントライステ
ート回路を図６に要約して示してある。図６に示した如
く、第二イネーブルインバータ段ＩＢ２が除去されてお
り、且つＩＢ１に類似した単一のイネーブルインバータ
段が、エミッタホロワトランジスタＱＥＦを介してＯＥ
信号出力及びＤＣＭＫ信号出力の両方を供給する。重要
なことであるが、ＤＣＭＫ信号出力は、抵抗Ｒ１０及び
Ｒ２０によって与えられる分圧器回路を介してミラーキ
ラートランジスタＱＭＫのベースノードへ供給される。
ート回路を図６に要約して示してある。図６に示した如
く、第二イネーブルインバータ段ＩＢ２が除去されてお
り、且つＩＢ１に類似した単一のイネーブルインバータ
段が、エミッタホロワトランジスタＱＥＦを介してＯＥ
信号出力及びＤＣＭＫ信号出力の両方を供給する。重要
なことであるが、ＤＣＭＫ信号出力は、抵抗Ｒ１０及び
Ｒ２０によって与えられる分圧器回路を介してミラーキ
ラートランジスタＱＭＫのベースノードへ供給される。
【００２６】マルチビットラインドライバ適用の場合、
ＴＴＬトライステート出力回路形態を図７に示してある
。ＩＢ１に類似する第一段イネーブルインバータバッフ
ァが、トランジスタ要素ＱＰＮＰ，ＱＢ，ＱＣ，ＱＤに
よって表わされている。入力トランジスタ要素ＱＰＮＰ
を介してのＯＥ 信号入力は、プルダウントランジス
タ要素ＱＤのコレクタノードにおいて反転したＯＥ信号
を発生する。同時に、Ｏ信号入力回路が、結合されてエ
ミッタホロワトランジスタ要素ＱＥＦのベースノードを
駆動し、該要素のエミッタノードはＤＣＭＫ信号出力を
供給する。
ＴＴＬトライステート出力回路形態を図７に示してある
。ＩＢ１に類似する第一段イネーブルインバータバッフ
ァが、トランジスタ要素ＱＰＮＰ，ＱＢ，ＱＣ，ＱＤに
よって表わされている。入力トランジスタ要素ＱＰＮＰ
を介してのＯＥ 信号入力は、プルダウントランジス
タ要素ＱＤのコレクタノードにおいて反転したＯＥ信号
を発生する。同時に、Ｏ信号入力回路が、結合されてエ
ミッタホロワトランジスタ要素ＱＥＦのベースノードを
駆動し、該要素のエミッタノードはＤＣＭＫ信号出力を
供給する。
【００２７】ＤＣＭＫ信号出力は、マルチビットライン
ドライバの夫々のビットの各々に対して一つづつ、複数
個のトライステート出力バッファへ並列的に結合されて
いる。従って、ＤＣＭＫ信号出力は、複数個の抵抗分割
器回路Ｒ１０／Ｒ２０，．．．，Ｒ１ｎ／Ｒ２ｎへ並列
的に結合されており、該回路はＢＩＴ０，．．．，ＢＩ
Ｔｎに対するＴＴＬトライステートバッファのミラーキ
ラートランジスタＱＭＫ０，．．．，ＱＭＫｎの夫々の
ベースノードへ結合されている。
ドライバの夫々のビットの各々に対して一つづつ、複数
個のトライステート出力バッファへ並列的に結合されて
いる。従って、ＤＣＭＫ信号出力は、複数個の抵抗分割
器回路Ｒ１０／Ｒ２０，．．．，Ｒ１ｎ／Ｒ２ｎへ並列
的に結合されており、該回路はＢＩＴ０，．．．，ＢＩ
Ｔｎに対するＴＴＬトライステートバッファのミラーキ
ラートランジスタＱＭＫ０，．．．，ＱＭＫｎの夫々の
ベースノードへ結合されている。
【００２８】エミッタホロワトランジスタ要素ＱＥＦは
、電流ホギングの問題を発生することなしに、ミラーキ
ラートランジスタＱＭＫ０，．．．，ＱＭＫｎの各々の
ベース駆動要求の全てを供給する。ＯＥ 信号入力に
おいて高電位レベルＯＥ 信号が存在しており且つイ
ンバータバッファトランジスタ要素ＱＢ，ＱＣ，ＱＤが
導通状態にあると、３φ（即ち、３Ｖｂｅ）の電圧レベ
ルが、エミッタホロワトランジスタＱＥＦのベースノー
ドへ印加される。プルダウントランジスタＱＤのコレク
タにおけるＯＥ信号出力において、例えば１ＶＳＡＴの
低電位レベルＯＥ信号が表われる。２φ（２ＶＢＥ）の
ＤＣＭＫ高電位レベル信号が、並列分圧器回路の抵抗Ｒ
１０，．．．，Ｒ１ｎ及びミラーキラートランジスタＱ
ＭＫ０，．．．，ＱＭＫｎの夫々のベースエミッタ接合
を横断して、トランジスタＱＥＦのエミッタノードへ並
列的に印加される。ミラーキラートランジスタＱＭＫの
各々のベースエミッタ接合を横断して１ＶＢＥ即ち１φ
電圧降下が存在しているので、分圧器回路の夫々の抵抗
をＲ１０，．．．，Ｒｎを横断しての電圧降下も約１φ
である。夫々のミラーキラートランジスタ要素ＱＭＫ０
，．．．，ＱＭＫｎのベースノードに１φの電圧が残り
、その電圧は、夫々の出力プルダウントランジスタＱＬ
ＯＰ０，．．．，ＱＬＯＰｎのベースを放電するために
ミラーキラートランジスタ要素ＱＭＫをターンオンさせ
るのに充分である。
、電流ホギングの問題を発生することなしに、ミラーキ
ラートランジスタＱＭＫ０，．．．，ＱＭＫｎの各々の
ベース駆動要求の全てを供給する。ＯＥ 信号入力に
おいて高電位レベルＯＥ 信号が存在しており且つイ
ンバータバッファトランジスタ要素ＱＢ，ＱＣ，ＱＤが
導通状態にあると、３φ（即ち、３Ｖｂｅ）の電圧レベ
ルが、エミッタホロワトランジスタＱＥＦのベースノー
ドへ印加される。プルダウントランジスタＱＤのコレク
タにおけるＯＥ信号出力において、例えば１ＶＳＡＴの
低電位レベルＯＥ信号が表われる。２φ（２ＶＢＥ）の
ＤＣＭＫ高電位レベル信号が、並列分圧器回路の抵抗Ｒ
１０，．．．，Ｒ１ｎ及びミラーキラートランジスタＱ
ＭＫ０，．．．，ＱＭＫｎの夫々のベースエミッタ接合
を横断して、トランジスタＱＥＦのエミッタノードへ並
列的に印加される。ミラーキラートランジスタＱＭＫの
各々のベースエミッタ接合を横断して１ＶＢＥ即ち１φ
電圧降下が存在しているので、分圧器回路の夫々の抵抗
をＲ１０，．．．，Ｒｎを横断しての電圧降下も約１φ
である。夫々のミラーキラートランジスタ要素ＱＭＫ０
，．．．，ＱＭＫｎのベースノードに１φの電圧が残り
、その電圧は、夫々の出力プルダウントランジスタＱＬ
ＯＰ０，．．．，ＱＬＯＰｎのベースを放電するために
ミラーキラートランジスタ要素ＱＭＫをターンオンさせ
るのに充分である。
【００２９】夫々のミラーキラートランジスタ要素ＱＭ
Ｋの各々のベースノードにおいて得られるベース駆動電
流は、抵抗分割器抵抗Ｒ１０／Ｒ２０，．．．，Ｒ１ｎ
／Ｒ２ｎの選択に依存する。例えば、ＢＩＴ０の場合、
抵抗値Ｒ１０及びＲ２０がより近ければ、それら２つの
抵抗を介しての電流の差がより小さく、且つトランジス
タＱＭＫ０のベースにおけるベース駆動電流に対して得
られる差電流がより小さい。その差が大きれば大きい程
、得られるベース駆動電流はより大きい。抵抗Ｒ１０及
びＲ２０の抵抗値及びその他の分圧器抵抗対Ｒ１ｎ及び
Ｒ２ｎの抵抗値は、夫々の出力プルダウントランジスタ
ＱＬＯＰのベースを放電するための所望のコレクタ電流
を得るために、ＱＭＫ抵抗の増幅率βに対する所望のベ
ース駆動電流を与えるべく選択されている。
Ｋの各々のベースノードにおいて得られるベース駆動電
流は、抵抗分割器抵抗Ｒ１０／Ｒ２０，．．．，Ｒ１ｎ
／Ｒ２ｎの選択に依存する。例えば、ＢＩＴ０の場合、
抵抗値Ｒ１０及びＲ２０がより近ければ、それら２つの
抵抗を介しての電流の差がより小さく、且つトランジス
タＱＭＫ０のベースにおけるベース駆動電流に対して得
られる差電流がより小さい。その差が大きれば大きい程
、得られるベース駆動電流はより大きい。抵抗Ｒ１０及
びＲ２０の抵抗値及びその他の分圧器抵抗対Ｒ１ｎ及び
Ｒ２ｎの抵抗値は、夫々の出力プルダウントランジスタ
ＱＬＯＰのベースを放電するための所望のコレクタ電流
を得るために、ＱＭＫ抵抗の増幅率βに対する所望のベ
ース駆動電流を与えるべく選択されている。
【００３０】図７の実施例においては、第一抵抗Ｒ１０
，．．．，Ｒ１ｎの全てが、第一抵抗値において等しい
抵抗値を有しており、且つ第二抵抗Ｒ２０，．．．，Ｒ
２ｎの全てが、第二抵抗値において等しい抵抗値を有し
ている。第二抵抗Ｒ２０，．．．，Ｒ２ｎの第二抵抗値
は、第一抵抗Ｒ１０，．．．，Ｒ１ｎの第一抵抗値より
も大きい。従って、第二抵抗Ｒ２０，．．．，Ｒ２ｎを
介して流れる電流はより小さく、夫々のミラーキラート
ランジスタＱＭＫ０，．．．，ＱＭＫｎに対するベース
駆動を残存させる。しかしながら、両方の抵抗は従来の
バラスト抵抗と比較して相対的に小さいものである。 トランジスタＱＥＦのベースノードにおいて３Ｖｂｅの
電圧があり且つミラーキラートランジスタＱＭＫ０，．
．．，ＱＭＫｎのベースノードにおいて１Ｖｂｅの電圧
があると、ミラーキラートランジスタＱＭＫは導通状態
となり、夫々の低出力プルダウントランジスタＱＬＯＰ
０，．．．，ＱＬＯＰｎのベースを放電し、ビット出力
ノードＢＩＴ０，．．．，ＢＩＴｎにおいて高インピー
ダンス第三状態を維持する。
，．．．，Ｒ１ｎの全てが、第一抵抗値において等しい
抵抗値を有しており、且つ第二抵抗Ｒ２０，．．．，Ｒ
２ｎの全てが、第二抵抗値において等しい抵抗値を有し
ている。第二抵抗Ｒ２０，．．．，Ｒ２ｎの第二抵抗値
は、第一抵抗Ｒ１０，．．．，Ｒ１ｎの第一抵抗値より
も大きい。従って、第二抵抗Ｒ２０，．．．，Ｒ２ｎを
介して流れる電流はより小さく、夫々のミラーキラート
ランジスタＱＭＫ０，．．．，ＱＭＫｎに対するベース
駆動を残存させる。しかしながら、両方の抵抗は従来の
バラスト抵抗と比較して相対的に小さいものである。 トランジスタＱＥＦのベースノードにおいて３Ｖｂｅの
電圧があり且つミラーキラートランジスタＱＭＫ０，．
．．，ＱＭＫｎのベースノードにおいて１Ｖｂｅの電圧
があると、ミラーキラートランジスタＱＭＫは導通状態
となり、夫々の低出力プルダウントランジスタＱＬＯＰ
０，．．．，ＱＬＯＰｎのベースを放電し、ビット出力
ノードＢＩＴ０，．．．，ＢＩＴｎにおいて高インピー
ダンス第三状態を維持する。
【００３１】一例として、抵抗Ｒ１０及び第一抵抗Ｒ１
ｎの各々が、例えば、２ＫΩの抵抗値を有しており、一
方抵抗Ｒ２０及び第二抵抗Ｒ２ｎの抵抗値が２．２ＫΩ
であるように選択することが可能である。各抵抗を横断
して約０．８Ｖに等しい約１Ｖｂｅ（１φ）の電圧降下
がある場合には、抵抗Ｒ１を介しての電流ＩＲ１は約０
．４ｍＡであり、一方抵抗Ｒ２を介しての電流ＩＲ２は
約０．３６ｍＡである。トランジスタＱＭＫを介しての
ベース駆動電流Ｉｂは、従って、０．０４ｍＡ、即ち４
０μＡである。初期的には、コレクタ電流ＩｃＱＭＫは
、ベース駆動電流ＩｂＱＭＫ×トランジスタＱＭＫの増
幅率βに等しい。夫々のミラーキラートランジスタＱＭ
Ｋの増幅係数β及び低出力プルダウントランジスタＱＬ
ＯＰの夫々のベースを放電するための所望のコレクタ電
流が与えられると、該ＱＭＫ用のベース駆動電流は、所
要のコレクタ電流をシンクするためにミラーキラートラ
ンジスタＱＭＫのベースノードに必要な電圧を確立する
分圧器によって設定することが可能である。
ｎの各々が、例えば、２ＫΩの抵抗値を有しており、一
方抵抗Ｒ２０及び第二抵抗Ｒ２ｎの抵抗値が２．２ＫΩ
であるように選択することが可能である。各抵抗を横断
して約０．８Ｖに等しい約１Ｖｂｅ（１φ）の電圧降下
がある場合には、抵抗Ｒ１を介しての電流ＩＲ１は約０
．４ｍＡであり、一方抵抗Ｒ２を介しての電流ＩＲ２は
約０．３６ｍＡである。トランジスタＱＭＫを介しての
ベース駆動電流Ｉｂは、従って、０．０４ｍＡ、即ち４
０μＡである。初期的には、コレクタ電流ＩｃＱＭＫは
、ベース駆動電流ＩｂＱＭＫ×トランジスタＱＭＫの増
幅率βに等しい。夫々のミラーキラートランジスタＱＭ
Ｋの増幅係数β及び低出力プルダウントランジスタＱＬ
ＯＰの夫々のベースを放電するための所望のコレクタ電
流が与えられると、該ＱＭＫ用のベース駆動電流は、所
要のコレクタ電流をシンクするためにミラーキラートラ
ンジスタＱＭＫのベースノードに必要な電圧を確立する
分圧器によって設定することが可能である。
【００３２】ＯＥ 信号入力における相補的ＯＥ
入力信号が低電位レベルであると、エミッタホロワトラ
ンジスタ要素ＱＥＦのベースノードも、実質的に、同一
の低電位レベルにあり、ミラーキラートランジスタＱＭ
Ｋをターンオフさせる。従って、出力プルダウントラン
ジスタＱＬＯＰ０，．．．，ＱＬＯＰｎは、２状態デー
タ信号送信モードで動作すべくイネーブルされる。
入力信号が低電位レベルであると、エミッタホロワトラ
ンジスタ要素ＱＥＦのベースノードも、実質的に、同一
の低電位レベルにあり、ミラーキラートランジスタＱＭ
Ｋをターンオフさせる。従って、出力プルダウントラン
ジスタＱＬＯＰ０，．．．，ＱＬＯＰｎは、２状態デー
タ信号送信モードで動作すべくイネーブルされる。
【００３３】図１及び２の従来回路と比較し図４及び５
の回路の利点は図８乃至１１のグラフから明らかである
。図８乃至１１のグラフは、室温及び１２５℃における
遷移ｔｐＺＬ及びｔｐＬＺ用の夫々のＴＴＬトライステ
ート出力バッファ回路の出力電圧ＶＯＵＴの関係を示し
ている。これらのグラフは、出力における高インピーダ
ンス（Ｚ）トライステートと低電位データ信号レベルと
の間の遷移期間中に、トライステート信号伝搬時間が実
質的に減少し且つ向上したスイッチング速度が与えられ
ることを示している。
の回路の利点は図８乃至１１のグラフから明らかである
。図８乃至１１のグラフは、室温及び１２５℃における
遷移ｔｐＺＬ及びｔｐＬＺ用の夫々のＴＴＬトライステ
ート出力バッファ回路の出力電圧ＶＯＵＴの関係を示し
ている。これらのグラフは、出力における高インピーダ
ンス（Ｚ）トライステートと低電位データ信号レベルと
の間の遷移期間中に、トライステート信号伝搬時間が実
質的に減少し且つ向上したスイッチング速度が与えられ
ることを示している。
【００３４】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論である
。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論である
。
【図１】 低出力プルダウントランジスタ（ＱＬＯＰ
）トライステート回路を有する従来のＴＴＬトライステ
ート出力装置を示した概略回路図。
）トライステート回路を有する従来のＴＴＬトライステ
ート出力装置を示した概略回路図。
【図２】 図１のＴＴＬトライステート出力装置へ結
合されている従来のＯＥ及びＤＣＭＫ信号発生回路を示
した簡単化した回路図。
合されている従来のＯＥ及びＤＣＭＫ信号発生回路を示
した簡単化した回路図。
【図３】 従来のＴＴＬトライステート出力マルチビ
ットラインドライバの部分的概略回路図。
ットラインドライバの部分的概略回路図。
【図４】 本発明の一実施例に基づいて構成されたＴ
ＴＬトライステート出力装置の概略回路図。
ＴＬトライステート出力装置の概略回路図。
【図５】 図４のＴＴＬトライステート出力装置に結
合されている本発明に基づくＯＥ及びＤＣＭＫ信号発生
回路の詳細な概略回路図。
合されている本発明に基づくＯＥ及びＤＣＭＫ信号発生
回路の詳細な概略回路図。
【図６】 本発明に基づく低出力プルダウントライス
テート回路乃至はＤＣミラーキラー回路を示した簡単化
した回路図。
テート回路乃至はＤＣミラーキラー回路を示した簡単化
した回路図。
【図７】 本発明に基づくＴＴＬトライステート出力
マルチビットラインドライバの部分的概略回路図。
マルチビットラインドライバの部分的概略回路図。
【図８】 図１及び２の従来のトライステート回路と
比較して図４及び５の本発明トライステート回路の信号
伝搬時間ｔｐＬＺ及びｔｐＺＬが減少されており且つス
イッチング速度が増加されている状態を示したグラフ図
。
比較して図４及び５の本発明トライステート回路の信号
伝搬時間ｔｐＬＺ及びｔｐＺＬが減少されており且つス
イッチング速度が増加されている状態を示したグラフ図
。
【図９】 図１及び２の従来のトライステート回路と
比較して図４及び５の本発明トライステート回路の信号
伝搬時間ｔｐＬＺ及びｔｐＺＬが減少されており且つス
イッチング速度が増加されている状態を示したグラフ図
。
比較して図４及び５の本発明トライステート回路の信号
伝搬時間ｔｐＬＺ及びｔｐＺＬが減少されており且つス
イッチング速度が増加されている状態を示したグラフ図
。
【図１０】 図１及び２の従来のトライステート回路
と比較して図４及び５の本発明トライステート回路の信
号伝搬時間ｔｐＬＺ及びｔｐＺＬが減少されており且つ
スイッチング速度が増加されている状態を示したグラフ
図。
と比較して図４及び５の本発明トライステート回路の信
号伝搬時間ｔｐＬＺ及びｔｐＺＬが減少されており且つ
スイッチング速度が増加されている状態を示したグラフ
図。
【図１１】 図１及び２の従来のトライステート回路
と比較して図４及び５の本発明トライステート回路の信
号伝搬時間ｔｐＬＺ及びｔｐＺＬが減少されており且つ
スイッチング速度が増加されている状態を示したグラフ
図。
と比較して図４及び５の本発明トライステート回路の信
号伝搬時間ｔｐＬＺ及びｔｐＺＬが減少されており且つ
スイッチング速度が増加されている状態を示したグラフ
図。
１２ 入力回路
１６ トライステート回路（ＯＥ信号入力回路）１８
別のトライステート回路 Ｑ１ 入力トランジスタ ＱＰＳ 分相器トランジスタ要素 ＱＬＯＰ プルダウントランジスタ要素Ｑ４，Ｑ５
ダーリントントランジスタ対ＧＮＤ 低電位電源レ
ール
別のトライステート回路 Ｑ１ 入力トランジスタ ＱＰＳ 分相器トランジスタ要素 ＱＬＯＰ プルダウントランジスタ要素Ｑ４，Ｑ５
ダーリントントランジスタ対ＧＮＤ 低電位電源レ
ール
Claims (13)
- 【請求項１】 高及び低電位レベルでデータ信号を送
信するデータ信号出力と、前記出力からの電流を低電位
電源レールへシンクするために前記データ信号出力へ結
合されているプルダウントランジスタ要素と、ＯＥ信号
を受取り且つ前記データ信号出力において高インピーダ
ンス第三状態を確立するためのイネーブル信号入力回路
とを持ったＴＴＬトライステート出力装置用のＤＣミラ
ーキラー回路において、ＯＥ 信号を受取るためのＯ
Ｅ 信号入力回路が設けられており、前記ＯＥ 信
号入力回路へ結合されているベースノードと前記ＯＥ信
号と同位相でＤＣＭＫ信号を供給するＤＣＭＫ信号出力
を形成するエミッタノードとを持ったエミッタホロワト
ランジスタ要素が設けられており、前記プルダウントラ
ンジスタ要素のベースノードと前記低電位電源レールと
の間に結合されているコレクタノード及びエミッタノー
ドを持ったミラーキラートランジスタ要素が設けられて
おり、前記出力における高インピーダンス第三状態期間
中に前記ミラーキラートランジスタ要素を介して前記低
電位電源レールへの低インピーダンス経路を発生させる
ために前記ＤＣＭＫ信号出力を前記ミラーキラートラン
ジスタ要素のベースノードへ結合する分圧回路手段が設
けられていることを特徴とするＤＣミラーキラー回路。 - 【請求項２】 請求項１において、前記分圧回路手段
が、前記エミッタホロワトランジスタ要素エミッタノー
ドと低電位電源レールとの間に直列結合されている第一
及び第二抵抗を有しており、前記抵抗間の共通ノードが
前記ミラーキラートランジスタ要素のベースノードへ結
合されていることを特徴とするＤＣミラーキラー回路。 - 【請求項３】 請求項２において、前記ミラーキラー
トランジスタ要素のベースノードと前記低電位電源レー
ルとの間に結合されている第二抵抗の抵抗値が、前記エ
ミッタホロワトランジスタ要素のエミッタノードと前記
ミラーキラートランジスタ要素のベースノードとの間に
結合されている第一抵抗の抵抗値よりも、前記プルダウ
ントランジスタ要素のベースを放電するために前記ミラ
ーキラートランジスタ要素へ所要のベース駆動電流を供
給するための特定した量だけ大きいことを特徴とするＤ
Ｃミラーキラー回路。 - 【請求項４】 請求項３において、前記ミラーキラー
トランジスタ要素がショットキトランジスタ要素である
ことを特徴とするＤＣミラーキラー回路。 - 【請求項５】 高及び低電位レベルで入力データ信号
を受取るための入力と、データ信号を送信するためのデ
ータ信号出力と、前記データ信号出力から低電位電源レ
ールへ電流をシンクするためのプルダウントランジスタ
要素と、高電位電源レールから前記データ信号出力へ電
流を供給するプルアップ手段と、入力データ信号に応答
して前記プルダウントランジスタ要素の導通状態を制御
すべく結合されている分相トランジスタ要素と、ＯＥ信
号を受取り且つ前記データ信号出力において高インピー
ダンス第三状態を確立するためのＯＥ入力回路と、ＯＥ
信号を受取るためのＯＥ 信号入力回路と、前記プル
ダウントランジスタ要素のベースノードと前記低電位電
源レールとの間に結合されているコレクタノード及びエ
ミッタノードを持ったミラーキラートランジスタ要素と
を具備するＴＴＬトライステート出力装置において、前
記高電位電源レールへ結合されているコレクタノードと
、前記ＯＥ 信号入力回路へ結合されているベースノ
ードと、前記ＯＥ 信号入力回路においてＯＥ 信
号と同位相でＤＣＭＫ信号を送給するためのＤＣＭＫ信
号出力を与えるエミッタノードとを持ったエミッタホロ
ワトランジスタ要素が設けられており、前記出力におけ
る高インピーダンス第三状態期間中に前記プルダウント
ランジスタ要素のベースノードから前記低電位電源レー
ルへ低インピーダンス経路を与えるために前記ＤＣＭＫ
信号出力を前記ミラーキラートランジスタ要素のベース
ノードへ結合させる分圧回路が設けられていることを特
徴とするＴＴＬトライステート出力装置。 - 【請求項６】 請求項５において、前記分圧回路手段
が、前記エミッタホロワトランジスタ要素のエミッタノ
ードと前記低電位電源レールとの間に直列的に結合され
ている第一及び第二抵抗を有しており、前記抵抗間の共
通ノードが前記ミラーキラートランジスタ要素のベース
ノードへ結合されていることを特徴とするＴＴＬトライ
ステート出力装置。 - 【請求項７】 請求項６において、前記ミラーキラー
トランジスタ要素のベースノードと前記低電位電源レー
ルとの間に結合されている第二抵抗の抵抗値が、前記エ
ミッタホロワトランジスタ要素のエミッタノードと前記
ミラーキラートランジスタ要素のベースノードとの間に
結合されている第一抵抗の抵抗値よりも、前記プルダウ
ントランジスタ要素のベースを放電するために前記ミラ
ーキラートランジスタ要素へ所要のベース駆動電流を供
給するための特定した量だけ大きいことを特徴とするＴ
ＴＬトライステート出力装置。 - 【請求項８】 請求項７において、前記ミラーキラー
トランジスタ要素がショットキトランジスタ要素である
ことを特徴とするＴＴＬトライステート出力装置。 - 【請求項９】 請求項７において、複数個のＴＴＬト
ライステート出力装置が設けられていることを特徴とす
るＴＴＬトライステート出力装置。 - 【請求項１０】 各々が高及び低電位レベルにおいて
データビット信号を送信するためのデータビット出力を
持った複数個のデータビット出力バッファを具備するＴ
ＴＬトライステート出力マルチビットラインドライバに
おいて、各データビット出力バッファは夫々のデータビ
ット出力から低電位電源レールへ電流をシンクするため
のプルダウントランジスタ要素と前記プルダウントラン
ジスタ要素の導通状態を制御するための分相トランジス
タ要素とを有しており、前記データビット出力バッファ
の各々が夫々のプルダウントランジスタ要素のベースノ
ードと前記低電位電源レールとの間に結合されているコ
レクタノード及びエミッタノードを具備するミラーキラ
ートランジスタ要素を有しており、各データビット出力
バッファがＯＥ信号に応答して夫々のデータビット出力
において高インピーダンス第三状態を確立するためのＯ
Ｅ入力回路を有しており、ＯＥ信号を受取るためのＯＥ
信号入力回路とＯＥ信号を供給するためのＯＥ信号出力
とが設けられており、前記ＯＥ 信号入力回路へ結合
されているベースノードと前記ＯＥ 信号と同位相の
ＤＣＭＫ信号出力を供給するエミッタノードとを具備す
るエミッタホロワトランジスタ手段が設けられており、
前記ＤＣＭＫ信号出力と並列的に結合されている複数個
の分圧回路が設けられており、前記分圧回路は、夫々、
夫々のデータビット出力における高インピーダンス第三
状態期間中に前記ミラーキラートランジスタ要素の夫々
のベースノードから前記低電位電源レールへ低インピー
ダンス経路を発生させるために前記複数個のデータビッ
ト出力バッファの前記ミラーキラートランジスタ要素の
ベースノードへ結合されていることを特徴とするＴＴＬ
トライステート出力マルチビットラインドライバ。 - 【請求項１１】 請求項１０において、各分圧回路は
、前記エミッタホロワトランジスタ要素のエミッタノー
ドと前記低電位電源レールとの間に直列的に結合されて
いる第一及び第二抵抗を有しており、前記抵抗間の共通
ノードは前記ミラーキラートランジスタ要素のベースノ
ードへ結合されていることを特徴とするＴＴＬトライス
テート出力マルチビットラインドライバ。 - 【請求項１２】 請求項１１において、前記ミラーキ
ラートランジスタ要素のベースノードと前記低電位電源
レールとの間に結合されている第二抵抗の抵抗値が、前
記エミッタホロワトランジスタ要素のエミッタノードと
前記ミラーキラートランジスタ要素のベースノードとの
間に結合されている第一抵抗の抵抗値よりも、夫々のプ
ルダウントランジスタ要素のベースを放電するために前
記ミラーキラートランジスタ要素へ所要のベース駆動電
流を供給するための特定した量だけ大きいことを特徴と
するＴＴＬトライステート出力マルチビットラインドラ
イバ。 - 【請求項１３】 請求項１２において、前記ミラーキ
ラートランジスタ要素がショットキトランジスタ要素で
あることを特徴とするＴＴＬトライステート出力マルチ
ビットラインドライバ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/537,903 US5051623A (en) | 1990-06-16 | 1990-06-16 | TTL tristate circuit for output pulldown transistor |
| US537903 | 1990-06-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04252613A true JPH04252613A (ja) | 1992-09-08 |
| JP3314940B2 JP3314940B2 (ja) | 2002-08-19 |
Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23856691A Expired - Fee Related JP3314940B2 (ja) | 1990-06-16 | 1991-06-14 | 出力プルダウントランジスタ用ｔｔｌトライステート回路 |
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|---|---|
| US (1) | US5051623A (ja) |
| JP (1) | JP3314940B2 (ja) |
| KR (1) | KR920001846A (ja) |
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|---|---|---|---|---|
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| US5159216A (en) * | 1990-10-25 | 1992-10-27 | Triquint Semiconductor, Inc. | Precision tristate output driver circuit having a voltage clamping feature |
| US5256914A (en) * | 1991-10-03 | 1993-10-26 | National Semiconductor Corporation | Short circuit protection circuit and method for output buffers |
| US5223745A (en) * | 1991-12-06 | 1993-06-29 | National Semiconductor Corporation | Power down miller killer circuit |
| US5258665A (en) * | 1992-05-12 | 1993-11-02 | National Semiconductor Corporation | AC Miller-Killer circuit for L→Z transitions |
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| US4649297A (en) * | 1985-02-22 | 1987-03-10 | Fairchild Semiconductor Corporation | TTL circuits generating complementary signals |
-
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- 1990-06-16 US US07/537,903 patent/US5051623A/en not_active Expired - Fee Related
-
1991
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