JPH0396268A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0396268A JPH0396268A JP1233538A JP23353889A JPH0396268A JP H0396268 A JPH0396268 A JP H0396268A JP 1233538 A JP1233538 A JP 1233538A JP 23353889 A JP23353889 A JP 23353889A JP H0396268 A JPH0396268 A JP H0396268A
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- Japan
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- type semiconductor
- power supply
- power source
- semiconductor layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体集積回路装置に関し、
ＬＳＩ動作の安定を図るとともに、低コストで高密度実
装を実現できる半導体集積回路装置を提供することを目
的とし、 低抵抗のＮ形半導体碁板の表面の所定部分に高抵抗の第
ｌのＰ形半導体層を設け、該第ｌのＰ形半導体層の上に
能動素子を形成し、該Ｎ形半導体基板の背面に最も正の
電源の供゜給される電源供給パターンを形戒し、前記Ｐ
形半導体層を設けなかった部分を通して電源供給パター
ンからの電源をチップ表面の各電源配線に供給するよう
に構成するとともに、さらに、前記正の電源と対をなす
他方の電源の供給される電源供給パターンをチップの表
面側に形成し、該電源供給パターンと前記Ｎ形半導体基
板との間に第２のＰ形半導体層を設け、前記第１のＰ形
半導体層および第２のＰ形半導体層とＮ形半導体基板と
の間のＰＮ接合容量がデカップリング容量となるように
構成する。
装を実現できる半導体集積回路装置を提供することを目
的とし、 低抵抗のＮ形半導体碁板の表面の所定部分に高抵抗の第
ｌのＰ形半導体層を設け、該第ｌのＰ形半導体層の上に
能動素子を形成し、該Ｎ形半導体基板の背面に最も正の
電源の供゜給される電源供給パターンを形戒し、前記Ｐ
形半導体層を設けなかった部分を通して電源供給パター
ンからの電源をチップ表面の各電源配線に供給するよう
に構成するとともに、さらに、前記正の電源と対をなす
他方の電源の供給される電源供給パターンをチップの表
面側に形成し、該電源供給パターンと前記Ｎ形半導体基
板との間に第２のＰ形半導体層を設け、前記第１のＰ形
半導体層および第２のＰ形半導体層とＮ形半導体基板と
の間のＰＮ接合容量がデカップリング容量となるように
構成する。
本発明は、半導体集積回路装置に係り、詳しくは、デカ
ップリング容量をチップ内部に形成した半導体集積回路
装置に関する。
ップリング容量をチップ内部に形成した半導体集積回路
装置に関する。
ＬＳＩ内の電源電圧の安定化をはかる事は、回路の発振
、動作マージンの低下、および動作スピードの低下等を
防ぐ為に不可欠となってきている。
、動作マージンの低下、および動作スピードの低下等を
防ぐ為に不可欠となってきている。
しかしながら、安定な電源電圧をＬＳＩに供給しても、
ＬＳＩの回路の動作状態により、電源電圧が変化する場
合には、ＬＳＩパッケージの電源パターンやボンディン
グワイヤのインダクタンスが原因でＬＳＩ内の電源電圧
が変動し、動作上の問題が生じる．従って、ＬＳＩ内の
電源電圧を安定させる手段として、電源間のデカップリ
ング容量をＬＳＩチップ内に作り込む必要が生じてきて
いる。
ＬＳＩの回路の動作状態により、電源電圧が変化する場
合には、ＬＳＩパッケージの電源パターンやボンディン
グワイヤのインダクタンスが原因でＬＳＩ内の電源電圧
が変動し、動作上の問題が生じる．従って、ＬＳＩ内の
電源電圧を安定させる手段として、電源間のデカップリ
ング容量をＬＳＩチップ内に作り込む必要が生じてきて
いる。
ＥＣＬ系のバイボーラＬＳＩにおいては、回路はカレン
トスイッチ（ＣＳ）と工ξツタフォロワ（ＥＦ）から構
成されているが、一般にエミッタフォロワは論理レベル
が“Ｈ″と“Ｌ”とで電流が異なり、動作時に電源電流
が変化する。例えば“Ｈ”＝ ２０ｍ Ａ ．．“Ｌ”
＝５ｍＡである。この変動が、パッケージのリードやボ
ンディングワイヤ等のインダクタンスや抵抗戒分によっ
てＶｃｃの変動をもたらし、回路動作の性能を悪化させ
る。したがって、チップ上のＶ ｃｃの変動をなくす必
要がある。
トスイッチ（ＣＳ）と工ξツタフォロワ（ＥＦ）から構
成されているが、一般にエミッタフォロワは論理レベル
が“Ｈ″と“Ｌ”とで電流が異なり、動作時に電源電流
が変化する。例えば“Ｈ”＝ ２０ｍ Ａ ．．“Ｌ”
＝５ｍＡである。この変動が、パッケージのリードやボ
ンディングワイヤ等のインダクタンスや抵抗戒分によっ
てＶｃｃの変動をもたらし、回路動作の性能を悪化させ
る。したがって、チップ上のＶ ｃｃの変動をなくす必
要がある。
従来の半導体集積回路装置では、ＬＳＩパッケージを搭
載した実装基板上においてＶ ｃｃとＶＥＥＯ間にデカ
ップリング容量を外付けするか、又はパッケージ自身の
中に該容量をパーツとして内蔵する試みが行われている
。
載した実装基板上においてＶ ｃｃとＶＥＥＯ間にデカ
ップリング容量を外付けするか、又はパッケージ自身の
中に該容量をパーツとして内蔵する試みが行われている
。
しかしながら、このような従来の半導体集積回路装置に
あっては、上記何れの場合も、ボンディングワイヤのイ
ンダクタンスが残るため、ＬＳＩの動作の安定という面
では充分な対策ではなく、後者の場合、パッケージが高
価になったり、大型化したりする欠点がある。
あっては、上記何れの場合も、ボンディングワイヤのイ
ンダクタンスが残るため、ＬＳＩの動作の安定という面
では充分な対策ではなく、後者の場合、パッケージが高
価になったり、大型化したりする欠点がある。
そこで本発明は、ＬＳＩ動作の安定を図るとともに、低
コストで高密度実装を実現できる半導体集積回路装置を
提供することを目的としている。
コストで高密度実装を実現できる半導体集積回路装置を
提供することを目的としている。
本発明による半導体集積回路装置は上記目的達或のため
、低抵抗のＮ形半導体基板の表面の所定部分に高抵抗の
第１のＰ形半導体層を設け、該第１のＰ形半導体層の上
に能動素子を形成し、該Ｎ形半導体基板の背面に最も正
の電源の供給される電源供給パターンを形成し、前記Ｐ
形半導体層を設けなかった部分を通して電源供給パター
ンからの電源をチップ表面の各電源配線に供給するよう
に構成するとともに、さらに、前記正の電源と対をなす
他方の電源の供給される電源供給パターンをチップの表
面側に形成し、該電源供給パターンと前記Ｎ形半導体基
板との間に第２のＰ形半導体層を設け、前記第１のＰ形
半導体層および第２のＰ形半導体層とＮ形半導体基板と
の間にＰＮ接合容量がデカップリング容量となるように
構成している。
、低抵抗のＮ形半導体基板の表面の所定部分に高抵抗の
第１のＰ形半導体層を設け、該第１のＰ形半導体層の上
に能動素子を形成し、該Ｎ形半導体基板の背面に最も正
の電源の供給される電源供給パターンを形成し、前記Ｐ
形半導体層を設けなかった部分を通して電源供給パター
ンからの電源をチップ表面の各電源配線に供給するよう
に構成するとともに、さらに、前記正の電源と対をなす
他方の電源の供給される電源供給パターンをチップの表
面側に形成し、該電源供給パターンと前記Ｎ形半導体基
板との間に第２のＰ形半導体層を設け、前記第１のＰ形
半導体層および第２のＰ形半導体層とＮ形半導体基板と
の間にＰＮ接合容量がデカップリング容量となるように
構成している。
本発明では、チップの背面から正の電源ｙ ｃｃが供給
され、これと対をなす他方の電源Ｖ−はチップの表面側
から供給され、これらの電源間にＰＮ接合容量が形成さ
れている。
され、これと対をなす他方の電源Ｖ−はチップの表面側
から供給され、これらの電源間にＰＮ接合容量が形成さ
れている。
したがって、このＰＮ接合容量がデカップリング容量と
なり、チップに内蔵されることとなってＬＳＩ動作の安
定および高密度実装が達或される。
なり、チップに内蔵されることとなってＬＳＩ動作の安
定および高密度実装が達或される。
また、能動素子がその上面に形成される第１のＰ形半導
体層も同様の原理でＮ形半導体基板との間にデカップリ
ング容量を形成する。
体層も同様の原理でＮ形半導体基板との間にデカップリ
ング容量を形成する。
以下、本発明を図面に基づいて説明する。
第ｌ〜５図は本発明に係る半導体集積回路装置の一実施
例を示す図である。第１図はバイボーラＬＳＩの断面図
であり、この図において、１はＮ形不純物が高濃度にド
ーピングされた低抵抗のｎ゛基板である。通常は、基板
は低濃度で高抵抗であるが、本実施例ではｎ″基板１が
電源電流の経路として用いられるために、高濃度に設定
される．２はｎ″基Ｆｉ１上の所定部分に形成された高
抵抗のｐ一エビタキシャル層（第１のＰ形半導体層に相
当）で、この部分はデカップリング容量を形成するため
の一部になるとともに、絶縁層として用いられ、この上
に能動素子である後述のＮＰＮトランジスタが形成され
る。３はｎ゛埋込層でコレクタ抵抗を下げるための部分
である。４ａはｎエピタキシャル層で、コレクタ領域と
なる部分、４ｂは他のｎエビタキシャル層、５はコレク
タ電極取り出し用のｎ″領域、６はＶ ｃｃ電極取り出
し用のｎ″領域、７は低抵抗のｐ゜アイソレーシａンＮ
（第２のＰ形半導体層に相当）で、デカップリング容量
を形戒するための一部になるもの、８はＰ形のベース領
域、９はｎ゛形のエミツタ領域、１０はＡｌからなるベ
ース電極、１１は／ｌからなるエミッタ電極、ｌ２はＡ
ｎからなるコレクタ電極、１３は／ｌからなるチップ表
面のＶＥ！取り出し電極（Ｖｉｔは他方の電源に相当）
、１４はＡｌからなるチップ表面のＶ ｃｃ取り出し電
極（Ｖｃ．は正の電源に相当）、１５はＳｉｎｇからな
る絶縁層である。
例を示す図である。第１図はバイボーラＬＳＩの断面図
であり、この図において、１はＮ形不純物が高濃度にド
ーピングされた低抵抗のｎ゛基板である。通常は、基板
は低濃度で高抵抗であるが、本実施例ではｎ″基板１が
電源電流の経路として用いられるために、高濃度に設定
される．２はｎ″基Ｆｉ１上の所定部分に形成された高
抵抗のｐ一エビタキシャル層（第１のＰ形半導体層に相
当）で、この部分はデカップリング容量を形成するため
の一部になるとともに、絶縁層として用いられ、この上
に能動素子である後述のＮＰＮトランジスタが形成され
る。３はｎ゛埋込層でコレクタ抵抗を下げるための部分
である。４ａはｎエピタキシャル層で、コレクタ領域と
なる部分、４ｂは他のｎエビタキシャル層、５はコレク
タ電極取り出し用のｎ″領域、６はＶ ｃｃ電極取り出
し用のｎ″領域、７は低抵抗のｐ゜アイソレーシａンＮ
（第２のＰ形半導体層に相当）で、デカップリング容量
を形戒するための一部になるもの、８はＰ形のベース領
域、９はｎ゛形のエミツタ領域、１０はＡｌからなるベ
ース電極、１１は／ｌからなるエミッタ電極、ｌ２はＡ
ｎからなるコレクタ電極、１３は／ｌからなるチップ表
面のＶＥ！取り出し電極（Ｖｉｔは他方の電源に相当）
、１４はＡｌからなるチップ表面のＶ ｃｃ取り出し電
極（Ｖｃ．は正の電源に相当）、１５はＳｉｎｇからな
る絶縁層である。
また、ｎ″基板１の背面には最も正の電源である■６。
の供給される電源供給パターン１６がＡｕにより形成さ
れている。
れている。
以上の構或において、ベース電極１０、エミッタ電極１
１、コレクタ電極１２、エミツタ領域９、ベース領域８
、ｎエピタキシャル層４ａおよびｎ″領域５によりＮＰ
Ｎ トランジスタ１７が＋ｍ威される。
１、コレクタ電極１２、エミツタ領域９、ベース領域８
、ｎエピタキシャル層４ａおよびｎ″領域５によりＮＰ
Ｎ トランジスタ１７が＋ｍ威される。
このとき、ｐ一エビタキシャル層２はＮＰＮ ｌ−ラン
ジスタ１７をｎ゛基板１から絶縁するための絶縁層とな
り、またｎ゛埋込層３はコレクタ抵抗を下げる機能を有
する。さらに、正の電源ｙ ｃｃは電源？給パターン１
６に直接供給され、電源供給パターンｌ６から低抵抗の
ｎ゛基板１およびｎ″領域６を順次通ってｙ ｅｃ取り
出し電極１４にＶ ｃｃが伝達される。そして、Ｖ ｅ
Ｃ取り出し電極１４からＮＰＮ｝ランジスタ１７を初め
とするチップ表面の能動素子の各電源配線にＶ ｅＣが
供給されてチップが作動する．その結果、最も正の電源
ｖｃｃの電源供給パターンおよびそれに連なる電源用パ
ッドをチップ表面から無くすることができ、チップサイ
ズを減少させることができるという本実施例特有の効果
がある。因みに、従来はチップの表面から全ての電源を
供給しているので、チップサイズの減少を図るのが困難
であった。
ジスタ１７をｎ゛基板１から絶縁するための絶縁層とな
り、またｎ゛埋込層３はコレクタ抵抗を下げる機能を有
する。さらに、正の電源ｙ ｃｃは電源？給パターン１
６に直接供給され、電源供給パターンｌ６から低抵抗の
ｎ゛基板１およびｎ″領域６を順次通ってｙ ｅｃ取り
出し電極１４にＶ ｃｃが伝達される。そして、Ｖ ｅ
Ｃ取り出し電極１４からＮＰＮ｝ランジスタ１７を初め
とするチップ表面の能動素子の各電源配線にＶ ｅＣが
供給されてチップが作動する．その結果、最も正の電源
ｖｃｃの電源供給パターンおよびそれに連なる電源用パ
ッドをチップ表面から無くすることができ、チップサイ
ズを減少させることができるという本実施例特有の効果
がある。因みに、従来はチップの表面から全ての電源を
供給しているので、チップサイズの減少を図るのが困難
であった。
また、他方の電源■■はチップ表面側から供給され、チ
ップ表面の各電源配線に供給される．ここで、電源Ｖ■
はｐ゛アイソレーシツンＮ７およびＰ一エビタキシャル
Ｎ２に印加され、電源ｙ ｃｃはｎ″基板工に印加され
る。したがって、Ｖ一電位にバイアスされたｐ゛アイソ
レーションＮ７およびＰ一エビタキシャル層２と、Ｖ
ｃｃ電位にバイ？スされたｎ″基板１との間にｐｎ接合
容ｉｔｃ．，Ｃ２がそれぞれ形成されることになり、こ
れらは共に電源間（ Ｖ ｔｔ Ｖ ｃｃ間）に形成
されるから、デカップリング容量となる． すなわち、デカップリング容量がチップ内に内藏される
こととなる。特に、ｐ“アイソレーション層７とｎ″基
板ｌとの間に形成される接合容量は不純物が共に高濃度
同士なので、大きくなる。
ップ表面の各電源配線に供給される．ここで、電源Ｖ■
はｐ゛アイソレーシツンＮ７およびＰ一エビタキシャル
Ｎ２に印加され、電源ｙ ｃｃはｎ″基板工に印加され
る。したがって、Ｖ一電位にバイアスされたｐ゛アイソ
レーションＮ７およびＰ一エビタキシャル層２と、Ｖ
ｃｃ電位にバイ？スされたｎ″基板１との間にｐｎ接合
容ｉｔｃ．，Ｃ２がそれぞれ形成されることになり、こ
れらは共に電源間（ Ｖ ｔｔ Ｖ ｃｃ間）に形成
されるから、デカップリング容量となる． すなわち、デカップリング容量がチップ内に内藏される
こととなる。特に、ｐ“アイソレーション層７とｎ″基
板ｌとの間に形成される接合容量は不純物が共に高濃度
同士なので、大きくなる。
その結果、インダクタンス分を持たせること無しにデカ
ップリング容量を形成でき（言い換えると、Ｖ ｅｃお
よびＶ■を安定して供給でき）、ＬＳＩ動作の安定を図
ることができる。
ップリング容量を形成でき（言い換えると、Ｖ ｅｃお
よびＶ■を安定して供給でき）、ＬＳＩ動作の安定を図
ることができる。
なお、デカップリング容量は、チップの回路動作によっ
て生じる電流変化による電源電圧の変動を吸収できる値
に設定すれば良い。また、上記のような内蔵のデカップ
リング容量により外部の（チップ周辺の）デカップリン
グコンデンサを不要にするか、数を減らすかあるいは小
容量化することにより、結局、低コストでＬｌの高密度
実装を図ることができる。
て生じる電流変化による電源電圧の変動を吸収できる値
に設定すれば良い。また、上記のような内蔵のデカップ
リング容量により外部の（チップ周辺の）デカップリン
グコンデンサを不要にするか、数を減らすかあるいは小
容量化することにより、結局、低コストでＬｌの高密度
実装を図ることができる。
次に、第１図に示す構造のバイボーラＬＳＩは、第２図
に示すようなプロセスで製造される。
に示すようなプロセスで製造される。
まず、第２図に示すようにおよそ０．１Ω備以下のシリ
コンのｎ″基板ｌをマスク材２１を用いて所定部分をエ
ッチングする。ウェット又はドライエッチングの何れで
もよい．エッチング量は後に形成されるトランジスタの
コレクタ領域耐圧の必要値によって決まるが、１〜５μ
鵬程度である．その後、エッチングされた部分に選択的
に高抵抗（１〜２０Ωｃｍ）のｐ一形エピタキシャルＮ
２を戒長させ、元の面と同じ高さとする。
コンのｎ″基板ｌをマスク材２１を用いて所定部分をエ
ッチングする。ウェット又はドライエッチングの何れで
もよい．エッチング量は後に形成されるトランジスタの
コレクタ領域耐圧の必要値によって決まるが、１〜５μ
鵬程度である．その後、エッチングされた部分に選択的
に高抵抗（１〜２０Ωｃｍ）のｐ一形エピタキシャルＮ
２を戒長させ、元の面と同じ高さとする。
次いで、第２図（ｂ）に示すように、まずマスク材２１
を除去し、ｎ゛埋込層３を形戒する。なお、これは必要
な部分のみでよい。その後、全面にｎ形エピタキシャル
層４を成長させる． 次いで、第２図（Ｃ）の工程に移る。まず、ｎエピタキ
シャル層４の中に埋め込むようにｎ−領域５、ｎ″領域
６を形成し、さらにｐ゛アイソレーションＮ７を形戒す
る．・これにより、ｎエピタキシャル層４はｎエピタキ
シャル層４ａ，４ｂに区分される。以下、ベース領域８
、エミッタ領域９、を形成した後、絶縁層１５を或長さ
せ、コンタクト孔を開孔してベース電極１０、エミッタ
電極１１、コレクタ電極１２、■．取り出し電極１３、
■。。取り出し電極１４を形戒する．また、ｎ′基板１
の背面を一定の厚さに削った後、蒸着により、Ａｕを付
着して■。電極１６を形戒する。これにより、第１図に
示す構造のバイボーラＬＳＩが完威する。
を除去し、ｎ゛埋込層３を形戒する。なお、これは必要
な部分のみでよい。その後、全面にｎ形エピタキシャル
層４を成長させる． 次いで、第２図（Ｃ）の工程に移る。まず、ｎエピタキ
シャル層４の中に埋め込むようにｎ−領域５、ｎ″領域
６を形成し、さらにｐ゛アイソレーションＮ７を形戒す
る．・これにより、ｎエピタキシャル層４はｎエピタキ
シャル層４ａ，４ｂに区分される。以下、ベース領域８
、エミッタ領域９、を形成した後、絶縁層１５を或長さ
せ、コンタクト孔を開孔してベース電極１０、エミッタ
電極１１、コレクタ電極１２、■．取り出し電極１３、
■。。取り出し電極１４を形戒する．また、ｎ′基板１
の背面を一定の厚さに削った後、蒸着により、Ａｕを付
着して■。電極１６を形戒する。これにより、第１図に
示す構造のバイボーラＬＳＩが完威する。
次に、第１図に示す構造のＬＳＩチップの実装例につい
て説明する。第３図はＬＳＩチップ２２をパッケージ２
３内に収納した例であり、パッケージ２３はセラ藁ツク
からなるキャップ２４、同じくセラミックからなるブラ
ケット２５、セラミックからなるベース２６およびＬＳ
Ｉチップを搭載するメタルステージ２７により構成され
る。また、メタルステージ２７はＣｕ又はその合金から
なり、外部からＶｃｃ’ｔ−ＬＳＩチップに供給するＶ
ｃｃ電極となっている．ｖｃｃ取り出し電極２７はメ
タル（例えば、ＣＵ）を素材とするＶ ｃｃ供給ライン
２８に接続している．なお、２９はボンディングワイヤ
、３０はリードでベース２６上の線路と実装基板３１上
の線路を接続するものである。デカップリング容量はＬ
ＳＩチシプ２２に内蔵されているため、パッケージ２３
自体を小型化している。
て説明する。第３図はＬＳＩチップ２２をパッケージ２
３内に収納した例であり、パッケージ２３はセラ藁ツク
からなるキャップ２４、同じくセラミックからなるブラ
ケット２５、セラミックからなるベース２６およびＬＳ
Ｉチップを搭載するメタルステージ２７により構成され
る。また、メタルステージ２７はＣｕ又はその合金から
なり、外部からＶｃｃ’ｔ−ＬＳＩチップに供給するＶ
ｃｃ電極となっている．ｖｃｃ取り出し電極２７はメ
タル（例えば、ＣＵ）を素材とするＶ ｃｃ供給ライン
２８に接続している．なお、２９はボンディングワイヤ
、３０はリードでベース２６上の線路と実装基板３１上
の線路を接続するものである。デカップリング容量はＬ
ＳＩチシプ２２に内蔵されているため、パッケージ２３
自体を小型化している。
第４図は上記実装例の等価回路であり、電源ＶｃｃはＶ
一供給ライン２８からＶ ｃｃ電極２７、ｔ源供給パタ
ーン１７を順次介して供給され、電源Ｖ．は実装基仮３
ｌから電源配線のインダクタンスＬ．およびＬｔを介し
てＬＳＩチップ２２内の集積回路３２に供給される。な
お、Ｌ１はボンディングワイヤ２９、Ｌ２はパッケージ
のリードや■．パターンのインダクタンスが主である。
一供給ライン２８からＶ ｃｃ電極２７、ｔ源供給パタ
ーン１７を順次介して供給され、電源Ｖ．は実装基仮３
ｌから電源配線のインダクタンスＬ．およびＬｔを介し
てＬＳＩチップ２２内の集積回路３２に供給される。な
お、Ｌ１はボンディングワイヤ２９、Ｌ２はパッケージ
のリードや■．パターンのインダクタンスが主である。
ＬＳＩチップ２２内のキャパシタＣはデカップリング容
量（ａｔ ＋Ｃ，）に相当する。チップ背面からＶ ｃ
ｃを直接供給するのでチップ内のＶ ｅｅが安定し、ま
たチップ外のｖｘｇが変動してもキャパシタＣによりチ
ップ内のｖ■も安定する。
量（ａｔ ＋Ｃ，）に相当する。チップ背面からＶ ｃ
ｃを直接供給するのでチップ内のＶ ｅｅが安定し、ま
たチップ外のｖｘｇが変動してもキャパシタＣによりチ
ップ内のｖ■も安定する。
本発明によれば、デカップリング容量をチップ内に持た
せることができ、ＬＳＩ動作の安定を図ることができる
とともに、低コストで高密度実装を実現できるという効
果がある。
せることができ、ＬＳＩ動作の安定を図ることができる
とともに、低コストで高密度実装を実現できるという効
果がある。
第１〜４図は本発明に係る半導体集積回路装置の一実施
例を示す図であり、 第１図はその断面図、 第２図（ａ）〜（ｃ）はその製造プロセスを示す図、 第３図はそのチップ実装の一形態を示す図、第４図はそ
のチップ実装の等価回路を示す図である。 １・・・・・・ｎ″基板、 ２・・・・・・Ｐ一エビタキシャル層（第１のＰ形半導
体層）、 ３・・・，，， ｎ ４埋込層、 ４ ａ ｓ ４ ｂ・・・・・・ｎエピタキシャル層、
５、６・・・・・・ｎ＋領域、 ７・・・・・・Ｐ＋アイソレーションｉ（第２のＰ形半
導体層）、 ８・・・・・・ベース領域、 ９・・・・・・エミッタ領域、 １０・・・・・・ベース電極、 １ｌ・・・・・・工ごツタ電極、 １２・・・・・・コレクタｔ極、 ｌ３・・・・・・ｖ！Ｅ取り出し電極、ｌ４・・・・・
・Ｖ ｃｃ取り出し電極、１５・・・・・・絶縁層、 １６・・・・・・電源供給パターン、 １７・・・・・・ＮＰＮ ｌ−ランジスタ、２１・・・
・・・ＬＳＩチップ、 ２２・・・・・・パッケージ、 ２３・・・・・・キャップ、 ２４・・・・・・ブラケット、 ２５・・・・・・ベース、 ２６・・・・・・Ｖ ｃｃ取り出し電極、２７・・・・
・・Ｖ ｃｃ供給ライン、２８・・・・・・ポンディン
グワイヤ、２９・・・・・・リード、 ３０・・・・・・実装基板、 ３１・・・・・・集積回路。
例を示す図であり、 第１図はその断面図、 第２図（ａ）〜（ｃ）はその製造プロセスを示す図、 第３図はそのチップ実装の一形態を示す図、第４図はそ
のチップ実装の等価回路を示す図である。 １・・・・・・ｎ″基板、 ２・・・・・・Ｐ一エビタキシャル層（第１のＰ形半導
体層）、 ３・・・，，， ｎ ４埋込層、 ４ ａ ｓ ４ ｂ・・・・・・ｎエピタキシャル層、
５、６・・・・・・ｎ＋領域、 ７・・・・・・Ｐ＋アイソレーションｉ（第２のＰ形半
導体層）、 ８・・・・・・ベース領域、 ９・・・・・・エミッタ領域、 １０・・・・・・ベース電極、 １ｌ・・・・・・工ごツタ電極、 １２・・・・・・コレクタｔ極、 ｌ３・・・・・・ｖ！Ｅ取り出し電極、ｌ４・・・・・
・Ｖ ｃｃ取り出し電極、１５・・・・・・絶縁層、 １６・・・・・・電源供給パターン、 １７・・・・・・ＮＰＮ ｌ−ランジスタ、２１・・・
・・・ＬＳＩチップ、 ２２・・・・・・パッケージ、 ２３・・・・・・キャップ、 ２４・・・・・・ブラケット、 ２５・・・・・・ベース、 ２６・・・・・・Ｖ ｃｃ取り出し電極、２７・・・・
・・Ｖ ｃｃ供給ライン、２８・・・・・・ポンディン
グワイヤ、２９・・・・・・リード、 ３０・・・・・・実装基板、 ３１・・・・・・集積回路。
Claims (1)
- 【特許請求の範囲】 低抵抗のＮ形半導体基板の表面の所定部分に高抵抗の第
１のＰ形半導体層を設け、 該第１のＰ形半導体層の上に能動素子を形成し、該Ｎ形
半導体基板の背面に最も正の電源の供給される電源供給
パターンを形成し、 前記Ｐ形半導体層を設けなかった部分を通して電源供給
パターンからの電源をチップ表面の各電源配線に供給す
るように構成するとともに、さらに、前記正の電源と対
をなす他方の電源の供給される電源供給パターンをチッ
プの表面側に形成し、 該電源供給パターンと前記Ｎ形半導体基板との間に第２
のＰ形半導体層を設け、 前記第１のＰ形半導体層および第２のＰ形半導体層とＮ
形半導体基板との間のＰＮ接合容量がデカップリング容
量となるように構成したことを特徴とする半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1233538A JPH0396268A (ja) | 1989-09-08 | 1989-09-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1233538A JPH0396268A (ja) | 1989-09-08 | 1989-09-08 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0396268A true JPH0396268A (ja) | 1991-04-22 |
Family
ID=16956622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1233538A Pending JPH0396268A (ja) | 1989-09-08 | 1989-09-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0396268A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7973383B2 (en) | 2002-10-24 | 2011-07-05 | Renesas Electronics Corporation | Semiconductor integrated circuit device having a decoupling capacitor |
-
1989
- 1989-09-08 JP JP1233538A patent/JPH0396268A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7973383B2 (en) | 2002-10-24 | 2011-07-05 | Renesas Electronics Corporation | Semiconductor integrated circuit device having a decoupling capacitor |
| US8188566B2 (en) | 2002-10-24 | 2012-05-29 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
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