JPS5882562A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5882562A JPS5882562A JP56180890A JP18089081A JPS5882562A JP S5882562 A JPS5882562 A JP S5882562A JP 56180890 A JP56180890 A JP 56180890A JP 18089081 A JP18089081 A JP 18089081A JP S5882562 A JPS5882562 A JP S5882562A
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- JP
- Japan
- Prior art keywords
- region
- conductivity type
- emitter
- base
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/641—Combinations of only vertical BJTs
- H10D84/642—Combinations of non-inverted vertical BJTs of the same conductivity type having different characteristics, e.g. Darlington transistors
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、いわゆるダーリントン接続回路装置２１’−
： において第１段トランジスタのエミッタ・ベース間にダ
イオードを挿入した回路要素を単一半導体基板上に形成
した半導体装置に関するものである。
： において第１段トランジスタのエミッタ・ベース間にダ
イオードを挿入した回路要素を単一半導体基板上に形成
した半導体装置に関するものである。
第１図は２個のトランジスタＴｒｊｌＴｒ２をダーリン
トン接続した従来装置の回路を示している。
トン接続した従来装置の回路を示している。
ベース端子Ｂは第１段トランジスタ’Ｉ’ｒｔのベース
電極と接続され、さらにこのトランジスタＴｒ、のエミ
ッタ電極が第２段トランジスタＴｒ２のベース電極と接
続されている。またエミッタ端子Ｘは後段トランジスタ
Ｔτ２のエミッタ電極と接続されるとともにコレクタ端
子Ｃは上記両トランジスタＴｒｊ＃Ｔｒ２のコレクタ電
極に接続されている。
電極と接続され、さらにこのトランジスタＴｒ、のエミ
ッタ電極が第２段トランジスタＴｒ２のベース電極と接
続されている。またエミッタ端子Ｘは後段トランジスタ
Ｔτ２のエミッタ電極と接続されるとともにコレクタ端
子Ｃは上記両トランジスタＴｒｊ＃Ｔｒ２のコレクタ電
極に接続されている。
なお、Ｒ１は第１段トランジスタＴｒｉのベース・エミ
、り間の抵抗、Ｒ２は第２段トランジスタＴｒ２の、ベ
ース・エミッタ間の抵抗、Ｄｌは第２段トランジスタＴ
ｒ２のエミッタ・コレクタ間のダイオードである。
、り間の抵抗、Ｒ２は第２段トランジスタＴｒ２の、ベ
ース・エミッタ間の抵抗、Ｄｌは第２段トランジスタＴ
ｒ２のエミッタ・コレクタ間のダイオードである。
第２図は上記ダーリントン接続回路をたとえばシリコン
ウェハー上に構成した場合の断面図である。第１段のト
ランジスタ”ｒｌはＮ層３．２層２、３１”−２ ８層１からなるＮＰＮ ）ランジスタで、この８層３上
にはＴｒｉのエミッタ電極および’Ｉ’ｒ２のベース電
極となる内部配線９が、また２層２の上にはベース電極
８が形成されている。一方第２段トランジスタＴｒ２は
Ｈ層４．２層２、Ｈ層１からなシ、Ｎ層４の上にはエミ
ッタ電極１ｏが形成されている。また、抵抗Ｒ１は領域
６に、抵抗Ｒ２は領域６にそれぞれ形成され、ダイオー
ドＤ１は２層２．８層１よシ構成される領域７に形成さ
れる０また１１はコレクタ電極、１２は絶縁膜である。
ウェハー上に構成した場合の断面図である。第１段のト
ランジスタ”ｒｌはＮ層３．２層２、３１”−２ ８層１からなるＮＰＮ ）ランジスタで、この８層３上
にはＴｒｉのエミッタ電極および’Ｉ’ｒ２のベース電
極となる内部配線９が、また２層２の上にはベース電極
８が形成されている。一方第２段トランジスタＴｒ２は
Ｈ層４．２層２、Ｈ層１からなシ、Ｎ層４の上にはエミ
ッタ電極１ｏが形成されている。また、抵抗Ｒ１は領域
６に、抵抗Ｒ２は領域６にそれぞれ形成され、ダイオー
ドＤ１は２層２．８層１よシ構成される領域７に形成さ
れる０また１１はコレクタ電極、１２は絶縁膜である。
このように構成された従来のダーリントン接続回路では
、スイッチング動作で、ＯＮからｏｙｙへの切）替え時
にベース・エミッタ間が逆ノ（イアスされると、Ｔｒｌ
はＯＦＦ状態となシ、Ｔｒｔのベース・エミッタ間には
電流が流れないため、Ｔｒ２のベース領域に蓄積された
キャリアの放出は抵抗Ｒ１を通じて、ベース電極へ徐々
に流出するだけであシ、抵抗Ｒ１が大きいときにはキャ
リアの放出速度は小であシ、蓄積されたキャリアは比較
的長時間ベース領域に残留する。その結果スイッチ、ン
グ速度が遅くなるという欠点がある。上記欠点を改善す
るために第３図に示すようにダイオードＤ２をＴｘｌ
のエミッタ・ベース間に挿入する方法が知られている。
、スイッチング動作で、ＯＮからｏｙｙへの切）替え時
にベース・エミッタ間が逆ノ（イアスされると、Ｔｒｌ
はＯＦＦ状態となシ、Ｔｒｔのベース・エミッタ間には
電流が流れないため、Ｔｒ２のベース領域に蓄積された
キャリアの放出は抵抗Ｒ１を通じて、ベース電極へ徐々
に流出するだけであシ、抵抗Ｒ１が大きいときにはキャ
リアの放出速度は小であシ、蓄積されたキャリアは比較
的長時間ベース領域に残留する。その結果スイッチ、ン
グ速度が遅くなるという欠点がある。上記欠点を改善す
るために第３図に示すようにダイオードＤ２をＴｘｌ
のエミッタ・ベース間に挿入する方法が知られている。
しかし、このダイオードＤ２は他の回路要素のように単
一半導体基板内に一体的に作り込むことは寄生トランジ
スタが、形成されるという不都合をともなうので、その
形成がはなはだ困難なため、従来は外部接続によって回
路構成する必要があり、したがって、このような回路構
成になすことは同回路装置の製作上、量産性、信頼性の
面で、必ずしも十分とはいえない。
一半導体基板内に一体的に作り込むことは寄生トランジ
スタが、形成されるという不都合をともなうので、その
形成がはなはだ困難なため、従来は外部接続によって回
路構成する必要があり、したがって、このような回路構
成になすことは同回路装置の製作上、量産性、信頼性の
面で、必ずしも十分とはいえない。
本発明は上記問題点を解消し、スイッチングの高速化お
よび高信頼性を有する多段結合形トランジスタ回路装置
を与えるもので、少なくとも２段結合トランジスタ回路
構成を有し、第１段トランジスタのエミッタ・ベース間
に、寄生トランジスタ作用をもたないようなダイオード
を単一半導体基板内に設けた半導体装置を提供するもの
である。
よび高信頼性を有する多段結合形トランジスタ回路装置
を与えるもので、少なくとも２段結合トランジスタ回路
構成を有し、第１段トランジスタのエミッタ・ベース間
に、寄生トランジスタ作用をもたないようなダイオード
を単一半導体基板内に設けた半導体装置を提供するもの
である。
以下本発明を図面によシ詳細に説明する〇ので第４図ａ
は左右に第１段、第２段トランジスタを形成した半導体
装置の断面図、ｂはａのＸ−Ｘ断面の表面側から深さ方
向にみた不純物濃度分布グラフである。
は左右に第１段、第２段トランジスタを形成した半導体
装置の断面図、ｂはａのＸ−Ｘ断面の表面側から深さ方
向にみた不純物濃度分布グラフである。
第４図ａにおいて、１はトランジスタ’Ｉ’ｒ＋および
Ｔｘ２の共通コレクタ領域となる翼型シリコン基体、２
はトランジスタ’Ｉ’ｒ＋およびＴｒ２の共通ベース領
域となるイ型拡散領域、３はトランジスタＴｒｉのエミ
ッタ領域となるＨ型拡散領域、４はトランジスタＴｒ２
のエミッタ領域となるに型拡散領域、６は抵抗Ｒ１を形
成する抵抗領域、６は抵抗Ｒ２を形成する抵抗領域、７
はダイオードＤ１ を形成するＰＮ接合部分、１３はト
ランジスタＴ、。
Ｔｘ２の共通コレクタ領域となる翼型シリコン基体、２
はトランジスタ’Ｉ’ｒ＋およびＴｒ２の共通ベース領
域となるイ型拡散領域、３はトランジスタＴｒｉのエミ
ッタ領域となるＨ型拡散領域、４はトランジスタＴｒ２
のエミッタ領域となるに型拡散領域、６は抵抗Ｒ１を形
成する抵抗領域、６は抵抗Ｒ２を形成する抵抗領域、７
はダイオードＤ１ を形成するＰＮ接合部分、１３はト
ランジスタＴ、。
のベース領域中へ作り込まれダイオードＤ２のカソード
領域となるＨ型拡散領域、１４はＮ型拡散領域１３の中
へ作シ込まれ、Ｐ寅接合ダイオードＤ２のアノード領域
となるＰ型拡散領域、８はトランジスタ’Ｉ”ｒｔのベ
ースとダイオードＤ２のカソード領域とを相互接続する
ための内部配線を兼ね１−２ るベース電極、そして９はトランジスタＴｒｉのエミッ
タとダイオードＤ２のアノードおよびＴｒ２ のベース
間を相互接続するための内部配線である０なお、１ｏは
エミッタ電極、１１はコレクタ電極、１２は二酸化シリ
コン（Ｓｉ０２）等の絶縁膜である。
領域となるＨ型拡散領域、１４はＮ型拡散領域１３の中
へ作シ込まれ、Ｐ寅接合ダイオードＤ２のアノード領域
となるＰ型拡散領域、８はトランジスタ’Ｉ”ｒｔのベ
ースとダイオードＤ２のカソード領域とを相互接続する
ための内部配線を兼ね１−２ るベース電極、そして９はトランジスタＴｒｉのエミッ
タとダイオードＤ２のアノードおよびＴｒ２ のベース
間を相互接続するための内部配線である０なお、１ｏは
エミッタ電極、１１はコレクタ電極、１２は二酸化シリ
コン（Ｓｉ０２）等の絶縁膜である。
第４図ａのアノード領域１４とカソード領域１３より形
成されるＰＭ接合をダイオードとして動作させるに際し
、領域１４、領域１３、領域２より構成されるいわゆる
ＰＮＰ寄生トランジスタ構造はこの寄生トランジスタの
電流増幅率を極めて小さくすれば、そのトランジスタ作
用が除去できる。
成されるＰＭ接合をダイオードとして動作させるに際し
、領域１４、領域１３、領域２より構成されるいわゆる
ＰＮＰ寄生トランジスタ構造はこの寄生トランジスタの
電流増幅率を極めて小さくすれば、そのトランジスタ作
用が除去できる。
本発明は第４図すに示すように、領域１４の活性不純物
濃度を領域１３の活性不純物濃度より低く押えることに
よシ、上述のようなＰＩＰ寄生トランジスタ構造ではあ
っても、その電流増幅率を極めて小さくし、そのトラン
ジスタ作用を無視できるようになしたものである０ このような濃度分布は領域１３の拡散不純物表”ｒ’＋
−” 面濃度に対して、領域１４の不純物濃度を不純物蒸着時
において、若干高い程度に押えることによって得られる
。たとえば、領域１３の拡散不純物表面濃度が１．５ｘ
１ｏ／ｉ の場合、領域１４の不純物濃度を蒸着時に３
．０Ｘ１０／ｃｄにすることによシ拡散熱処理後におい
て、領域１４の不純物表面濃度は７．ＯＸ １ ｏ／ｃ
ｔｌｉになる。このような不純物拡散プロファイルを測
定したグラフが第４図すに相当する。
濃度を領域１３の活性不純物濃度より低く押えることに
よシ、上述のようなＰＩＰ寄生トランジスタ構造ではあ
っても、その電流増幅率を極めて小さくし、そのトラン
ジスタ作用を無視できるようになしたものである０ このような濃度分布は領域１３の拡散不純物表”ｒ’＋
−” 面濃度に対して、領域１４の不純物濃度を不純物蒸着時
において、若干高い程度に押えることによって得られる
。たとえば、領域１３の拡散不純物表面濃度が１．５ｘ
１ｏ／ｉ の場合、領域１４の不純物濃度を蒸着時に３
．０Ｘ１０／ｃｄにすることによシ拡散熱処理後におい
て、領域１４の不純物表面濃度は７．ＯＸ １ ｏ／ｃ
ｔｌｉになる。このような不純物拡散プロファイルを測
定したグラフが第４図すに相当する。
このようにして形成されたＰＮＰ寄生トランジスタの電
流増幅率は極めて低く、したがってＰＮＰ寄生トランジ
スタの作用はほぼ完全に除去でき、アノード領域１４と
カソード領域１３から成るＰＭ接合はダイオードとして
動作することになる。
流増幅率は極めて低く、したがってＰＮＰ寄生トランジ
スタの作用はほぼ完全に除去でき、アノード領域１４と
カソード領域１３から成るＰＭ接合はダイオードとして
動作することになる。
以上説明したところから明らかなように、本発明によれ
ば、従来のダーリントン接続回路素子の製造工程にダイ
オードＤ２領域を形成するだめの工程が追加されるだけ
で、外部接続によってダイオードを付加した従来回路構
成と同等のスイッチング速度を持ち、しかも信頼性の面
で非常に優れ８゜ た半導体装置を得ることができる。
ば、従来のダーリントン接続回路素子の製造工程にダイ
オードＤ２領域を形成するだめの工程が追加されるだけ
で、外部接続によってダイオードを付加した従来回路構
成と同等のスイッチング速度を持ち、しかも信頼性の面
で非常に優れ８゜ た半導体装置を得ることができる。
また以上の説明ではＮＰＮ型ダーリントン接続回路装置
を例示したが、本発明はＰＮＰ型にも同様の構成原理が
適用し得ることは勿論である。
を例示したが、本発明はＰＮＰ型にも同様の構成原理が
適用し得ることは勿論である。
第１図は従来のダーリントン接続回路の等価回路図、第
２図は従来のダーリントン接続回路装置の断面図、第３
図はダイオードを挿入したダーリントン接続回路の等価
回路図、第４図ａは本発明の一実施例にかかるダーリン
トン接続回路装置の断面図、第４図すは本発明のダイオ
ード部の活性不純物濃度分布図である。 １・・・・・・コレクタ領域となる半導体基体、２・・
・・・・Ｐ型ベース領域、３．４・・・・・・Ｎ型エミ
ッタ領域、６．６・・・・・・抵抗領域、７・・・・・
・ダイオードＤ、を形成するＰＩ接合部分、８・・・・
・・ベース電極、９・・・・・・内部配線、１ｏ・・・
・・・エミッタ電極、１１・・・・・・コレクタ電極、
１２・・・・・・絶縁膜、１３・・・・・・ダイオード
Ｄ２のカソード領域、１４・・・・・・ダイオードＤ２
のアノード領域。 １１２図 第３＠ｃ 第４図 ＃ノ
２図は従来のダーリントン接続回路装置の断面図、第３
図はダイオードを挿入したダーリントン接続回路の等価
回路図、第４図ａは本発明の一実施例にかかるダーリン
トン接続回路装置の断面図、第４図すは本発明のダイオ
ード部の活性不純物濃度分布図である。 １・・・・・・コレクタ領域となる半導体基体、２・・
・・・・Ｐ型ベース領域、３．４・・・・・・Ｎ型エミ
ッタ領域、６．６・・・・・・抵抗領域、７・・・・・
・ダイオードＤ、を形成するＰＩ接合部分、８・・・・
・・ベース電極、９・・・・・・内部配線、１ｏ・・・
・・・エミッタ電極、１１・・・・・・コレクタ電極、
１２・・・・・・絶縁膜、１３・・・・・・ダイオード
Ｄ２のカソード領域、１４・・・・・・ダイオードＤ２
のアノード領域。 １１２図 第３＠ｃ 第４図 ＃ノ
Claims (1)
- 一導電型半導体基板上に設けた反対導電型の共通ベース
領域中に前記−導電型の複数のエミッタ領域を設けてな
る多段結合トランジスタ構成の半導体装置であって、第
１段トランジスタのベース領域中に前記エミッタとは独
立の前記−導電型の領域を形成し、前記独立の一導電型
領域中に前記反対導電型の領域を形成して、前記反対導
電型領域を第１段トランジスタのエミッタ領域と電気的
に短絡し、かつ前記独立の一導電型領域を前記第１段ト
ランジスタのベース領域と電気的に短絡した構造を−な
し、かつ、前記独立の一導電型領域内に形成されるｐｎ
接合域の活性不純物濃度がその独立の一導電型領域の活
性不純物濃度より低く形成されたことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56180890A JPS5882562A (ja) | 1981-11-10 | 1981-11-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56180890A JPS5882562A (ja) | 1981-11-10 | 1981-11-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5882562A true JPS5882562A (ja) | 1983-05-18 |
| JPH0412031B2 JPH0412031B2 (ja) | 1992-03-03 |
Family
ID=16091115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56180890A Granted JPS5882562A (ja) | 1981-11-10 | 1981-11-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5882562A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59110166A (ja) * | 1982-12-15 | 1984-06-26 | Sansha Electric Mfg Co Ltd | ダ−リントントランジスタ |
| US4811074A (en) * | 1984-09-27 | 1989-03-07 | Siemens Aktiengesellschaft | Darlington circuit comprising a field effect transistor and a bipolar output transistor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5140781A (ja) * | 1974-08-02 | 1976-04-05 | Trw Inc | |
| JPS5658260A (en) * | 1979-10-16 | 1981-05-21 | Matsushita Electronics Corp | Darlington junction type transistor and production thereof |
-
1981
- 1981-11-10 JP JP56180890A patent/JPS5882562A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5140781A (ja) * | 1974-08-02 | 1976-04-05 | Trw Inc | |
| JPS5658260A (en) * | 1979-10-16 | 1981-05-21 | Matsushita Electronics Corp | Darlington junction type transistor and production thereof |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59110166A (ja) * | 1982-12-15 | 1984-06-26 | Sansha Electric Mfg Co Ltd | ダ−リントントランジスタ |
| US4811074A (en) * | 1984-09-27 | 1989-03-07 | Siemens Aktiengesellschaft | Darlington circuit comprising a field effect transistor and a bipolar output transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0412031B2 (ja) | 1992-03-03 |
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