JPH0399520A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
- Publication number
- JPH0399520A JPH0399520A JP23641389A JP23641389A JPH0399520A JP H0399520 A JPH0399520 A JP H0399520A JP 23641389 A JP23641389 A JP 23641389A JP 23641389 A JP23641389 A JP 23641389A JP H0399520 A JPH0399520 A JP H0399520A
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- supplied
- analog signal
- digital signal
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＡ／Ｄ変換装置に関する。
本発明はＡ／Ｄ変換装置に関し、第１のアナログ信号が
チョッパーから成る変調回路に供給されて、所定周期毎
に極性が反転する第２のアナログ信号が出力され、その
第２のアナログ信号がＡ／Ｄ変換回路に供給されて第１
のデジタル信号が出力され、その第１のデジタル信号が
復調回路に供給されて復調されて、第２のデジタル信号
が出力されるようにしたことにより、構成簡単にして、
Ａ／Ｄ変換におけるオフセットの影響を低減するように
したものである。
チョッパーから成る変調回路に供給されて、所定周期毎
に極性が反転する第２のアナログ信号が出力され、その
第２のアナログ信号がＡ／Ｄ変換回路に供給されて第１
のデジタル信号が出力され、その第１のデジタル信号が
復調回路に供給されて復調されて、第２のデジタル信号
が出力されるようにしたことにより、構成簡単にして、
Ａ／Ｄ変換におけるオフセットの影響を低減するように
したものである。
従来のＡ／Ｄ変換回路には、フレッシュ型、２ステツプ
フレツシユ型、逐次比較型、直並列型、直列型、積分型
、２重積分型、多重積分型、高速積分型、オーバーサン
プリング・デルタ・シグマ変調型等の色々な種類のもの
がある。
フレツシユ型、逐次比較型、直並列型、直列型、積分型
、２重積分型、多重積分型、高速積分型、オーバーサン
プリング・デルタ・シグマ変調型等の色々な種類のもの
がある。
尚、チョッパー型比較回路を用いた並列型Ａ／Ｄ変換回
路の従来例として、特願昭６３−２４０３８号を挙げる
ことができる。
路の従来例として、特願昭６３−２４０３８号を挙げる
ことができる。
このように、従来のＡ／Ｄ変換回路には色々なものがあ
るが、いずれにしても、アナｌコグ信号をＡ／Ｄ変換回
路に供給して、直流をも含めてデジタル信号に変換しよ
うとすると、自動零調整回路を設けたり、回路の安定度
を良好成らしめる設計が必要と成るので、価格の上昇を
招来することに成る。
るが、いずれにしても、アナｌコグ信号をＡ／Ｄ変換回
路に供給して、直流をも含めてデジタル信号に変換しよ
うとすると、自動零調整回路を設けたり、回路の安定度
を良好成らしめる設計が必要と成るので、価格の上昇を
招来することに成る。
かかる点に鑑み、本発明は構成簡単にして、Ａ／Ｄ変換
におけるオフセットの影響を低減することのできるＡ／
Ｄ変換装置を提案しようとするものである。
におけるオフセットの影響を低減することのできるＡ／
Ｄ変換装置を提案しようとするものである。
本発明によるＡ／Ｄ変換装置は、第１のアナログ信号が
供給されて、所定周期毎に極性が反転する第２のアナロ
グ信号が出力されるチョッパーから成る変調回路（３）
と、その変調回路（３）からの第２のアナログ信号が供
給されて第１のデジタル信号が出力されるＡ／Ｄ変換回
路（６）と、そのＡ／Ｄ変換回路からの第１のデジタル
信号が供給されて復調されて、第２のデジタル信号が出
力される復調回路とを備えるものである。
供給されて、所定周期毎に極性が反転する第２のアナロ
グ信号が出力されるチョッパーから成る変調回路（３）
と、その変調回路（３）からの第２のアナログ信号が供
給されて第１のデジタル信号が出力されるＡ／Ｄ変換回
路（６）と、そのＡ／Ｄ変換回路からの第１のデジタル
信号が供給されて復調されて、第２のデジタル信号が出
力される復調回路とを備えるものである。
［作用］
かかる本発明によれば、第１のアナログ信号がチョッパ
ーから成る変調回路（３）に供給されて、所定周期毎に
極性が反転する第２のアナログ信号が出力される。そし
て、この第２のアナログ信号が、Ａ／Ｄ変換回路（６）
に供給されて、第１のデジタル信号に変換される。この
第１のデジタル信号が、復調回路（７）に供給されて復
調されて、第２のデジタル信号が出力される。
ーから成る変調回路（３）に供給されて、所定周期毎に
極性が反転する第２のアナログ信号が出力される。そし
て、この第２のアナログ信号が、Ａ／Ｄ変換回路（６）
に供給されて、第１のデジタル信号に変換される。この
第１のデジタル信号が、復調回路（７）に供給されて復
調されて、第２のデジタル信号が出力される。
以下に、第１図を参照して、本発明の実施例を詳細に説
明する。入力端子（１）からのアナログ信号が、ローパ
スフィルタ（２）に供給され、これよりのアナログ信号
（第１のアナログ信号）（第２図Ｄ）Ｐａが、変調回路
（チョッパー）（３）に供給されて、ここで、クロック
発生回路（１０）からの、例えば、４０ｋＨｚのクロッ
ク信号ａ（第２図Ａ）の到来毎に極性が反転するアナロ
グ信号（第２のアナログ信号）（第２図Ｅ）Ｐｂに変換
される。
明する。入力端子（１）からのアナログ信号が、ローパ
スフィルタ（２）に供給され、これよりのアナログ信号
（第１のアナログ信号）（第２図Ｄ）Ｐａが、変調回路
（チョッパー）（３）に供給されて、ここで、クロック
発生回路（１０）からの、例えば、４０ｋＨｚのクロッ
ク信号ａ（第２図Ａ）の到来毎に極性が反転するアナロ
グ信号（第２のアナログ信号）（第２図Ｅ）Ｐｂに変換
される。
この場合、第１のアナログ信号Ｐａに、１／ｆ（但し、
ｆは周波数を示す）ノイズが含まれている場合、第２の
アナログ信号Ｐｂの信号成分は４ Ｑ ｋ ＨＺを中心
としたその両側の所定帯域内に分布し、１／ｆノイズの
帯域との間の帯域の重畳部分は極く僅かに成る。
ｆは周波数を示す）ノイズが含まれている場合、第２の
アナログ信号Ｐｂの信号成分は４ Ｑ ｋ ＨＺを中心
としたその両側の所定帯域内に分布し、１／ｆノイズの
帯域との間の帯域の重畳部分は極く僅かに成る。
この第２のアナログ信号Ｐｂは、増幅器（交流増幅器）
（５）を通じてＡ／Ｄ変換回路（６）に供給され、クロ
ック信号ａの周波数の２倍の周波数、即ち、８０ｋＨｚ
のサンプリンパルスｄによってサンプリングされて、Ｄ
／Ａ変換されることによって、デジタル信号（第１のデ
ジタル信号）Ｐｃに変換される。このＡ／Ｄ変換回路（
６）における、第２のアナログ信号のサンプリングされ
た信号ｐ ｃ ／を第２図Ｆに示す。
（５）を通じてＡ／Ｄ変換回路（６）に供給され、クロ
ック信号ａの周波数の２倍の周波数、即ち、８０ｋＨｚ
のサンプリンパルスｄによってサンプリングされて、Ｄ
／Ａ変換されることによって、デジタル信号（第１のデ
ジタル信号）Ｐｃに変換される。このＡ／Ｄ変換回路（
６）における、第２のアナログ信号のサンプリングされ
た信号ｐ ｃ ／を第２図Ｆに示す。
尚、このＡ／Ｄ変換回路（６）としては、フレッシュ型
、２ステツプフレツシユ型、逐次比較型、直並列型、直
列型、積分型、２重積分型、多重積分型、高速積分型、
オーバーサンプリング・デルタ・シグマ変調型等の各種
のＡ／Ｄ変換回路が可能である。
、２ステツプフレツシユ型、逐次比較型、直並列型、直
列型、積分型、２重積分型、多重積分型、高速積分型、
オーバーサンプリング・デルタ・シグマ変調型等の各種
のＡ／Ｄ変換回路が可能である。
この第１のデジタル信号Ｐｃは、変調回路（チョッパー
）（３）の逆変換回路としての復調回路（７）に供給さ
れて、４０ｋＨｚのクロック信号ｅの到来毎に、交互に
＋１及び−１が乗算されて、クロック信号ｅの到来毎に
位相が反転するデジタル信号（第２のデジタル信号）Ｐ
ｄ（第２図Ｇ）に変換される。この第２のデジタル信号
Ｐｄにおいては、信号成分の帯域が元の位置に戻され、
逆に１／ｆノイズは４０ｋＨｚを中心としたその両側の
所定帯域に移る。
）（３）の逆変換回路としての復調回路（７）に供給さ
れて、４０ｋＨｚのクロック信号ｅの到来毎に、交互に
＋１及び−１が乗算されて、クロック信号ｅの到来毎に
位相が反転するデジタル信号（第２のデジタル信号）Ｐ
ｄ（第２図Ｇ）に変換される。この第２のデジタル信号
Ｐｄにおいては、信号成分の帯域が元の位置に戻され、
逆に１／ｆノイズは４０ｋＨｚを中心としたその両側の
所定帯域に移る。
そして、この第２のデジタル信号Ｐｄは、ローパスフィ
ルタ（８）に供給されることによって、Ａ／Ｄ変換回路
（６）におけるサンプリング周波数である８０ｋＨｚの
１／２の周波数、即ち、４０ｋＨｚの周波数成分である
１／ｆノイズが除去された出力が出力端子（９）に出力
される。
ルタ（８）に供給されることによって、Ａ／Ｄ変換回路
（６）におけるサンプリング周波数である８０ｋＨｚの
１／２の周波数、即ち、４０ｋＨｚの周波数成分である
１／ｆノイズが除去された出力が出力端子（９）に出力
される。
次に、チョッパー（３）に回路構成について説明する。
チョッパー（３）の入力端子が、オンオフスイッチＳ
Ｗ ａ １ 、Ｓ Ｗ ａ ２及びその間に直列的に挿
入されたコンデンサ（４）の直列回路を通じて接地され
る。そして、スイッチＳ Ｗ ａ Ｈ及びコンデンサ（
４）の接続中点が、オンオフスイッチｓｗｂ。
Ｗ ａ １ 、Ｓ Ｗ ａ ２及びその間に直列的に挿
入されたコンデンサ（４）の直列回路を通じて接地され
る。そして、スイッチＳ Ｗ ａ Ｈ及びコンデンサ（
４）の接続中点が、オンオフスイッチｓｗｂ。
を通じて、チョッパー（３）の出力端子に接続されると
共に、オンオフスイッチ５Ｗｃｌ を通じて接地される
。又、スイッチＳ Ｗ ａ ２及びコンデンサ（４）の
接続中点が、オンオフスイッチＳ Ｗ ｃ ２を通じて
、チョッパー（３）の出力端子に接続されると共に、オ
ンオフスイッチｓｗｂ２を通じて接地される。
共に、オンオフスイッチ５Ｗｃｌ を通じて接地される
。又、スイッチＳ Ｗ ａ ２及びコンデンサ（４）の
接続中点が、オンオフスイッチＳ Ｗ ｃ ２を通じて
、チョッパー（３）の出力端子に接続されると共に、オ
ンオフスイッチｓｗｂ２を通じて接地される。
ここで、スイッチ５Ｗａ１．５Ｗａ２は、４０ｋＨｚの
クロック信号ａ（第２図Ａ）によって、同時にオンオフ
制御され、クロック信号ａが論理レベル「１」のとき、
スイッチ５Ｗａｌ 、５Ｗａ２が同時にオンに成って、
第１のアナログ信号Ｐａに基づいた電荷がコンデンサ（
４）に蓄積され、論理レベルｒＯＪのときは同時にオフ
と成って、その電荷が保持される。
クロック信号ａ（第２図Ａ）によって、同時にオンオフ
制御され、クロック信号ａが論理レベル「１」のとき、
スイッチ５Ｗａｌ 、５Ｗａ２が同時にオンに成って、
第１のアナログ信号Ｐａに基づいた電荷がコンデンサ（
４）に蓄積され、論理レベルｒＯＪのときは同時にオフ
と成って、その電荷が保持される。
又、スイッチＳ Ｗ ｂ ５、Ｓ Ｗ ｂ ２は、クロ
ック信号ａが２分の１に分周されたクロック信号ｂ（第
２図Ｂ）によって同時にオンオフ制御され、クロック信
号すが論理レベルｒｌＪのときは、スイッチＳＷＪ 、
５Ｗｂ２はオンと成り、このときスイッチＳ Ｗ ａ
Ｉ 、Ｓ Ｗ ａ ２はオフであるので、コンデンサ（
４）の電荷に基づく電圧（これを正電圧とする）が増幅
器（５）の印加され、クロック信号すが論理レベル「０
」のときは、スイッチ５Ｗｂ１．５Ｗｂ２はオフと成る
。
ック信号ａが２分の１に分周されたクロック信号ｂ（第
２図Ｂ）によって同時にオンオフ制御され、クロック信
号すが論理レベルｒｌＪのときは、スイッチＳＷＪ 、
５Ｗｂ２はオンと成り、このときスイッチＳ Ｗ ａ
Ｉ 、Ｓ Ｗ ａ ２はオフであるので、コンデンサ（
４）の電荷に基づく電圧（これを正電圧とする）が増幅
器（５）の印加され、クロック信号すが論理レベル「０
」のときは、スイッチ５Ｗｂ１．５Ｗｂ２はオフと成る
。
又、スイッチ５Ｗｃ１．５Ｗｃ２は、クロック信号ａが
２分の１に分周され、クロック信号すに対し１８０度の
位相差を有するクロック信号Ｃ（第２図Ｃ）によって同
時にオンオフ制御され、クロック信号Ｃが論理レベル「
１」のときは、スイッチ５Ｗｃ１．５Ｗｃ２オンと成り
、このときスイッチ５Ｗａ１．５Ｗａ２及びスイッチｓ
ｗｂ、 、ｓｗｂ２は共にオフであるので、コンデンサ
（４）の電荷に基づく電圧（これを負電圧と成る）が増
幅器（５）の印加され、クロック信号Ｃが論理レベル「
ＯＪのときは、スイッチＳ Ｗ ｃ ３、Ｓ Ｗ ｃ
２はオフと成る。
２分の１に分周され、クロック信号すに対し１８０度の
位相差を有するクロック信号Ｃ（第２図Ｃ）によって同
時にオンオフ制御され、クロック信号Ｃが論理レベル「
１」のときは、スイッチ５Ｗｃ１．５Ｗｃ２オンと成り
、このときスイッチ５Ｗａ１．５Ｗａ２及びスイッチｓ
ｗｂ、 、ｓｗｂ２は共にオフであるので、コンデンサ
（４）の電荷に基づく電圧（これを負電圧と成る）が増
幅器（５）の印加され、クロック信号Ｃが論理レベル「
ＯＪのときは、スイッチＳ Ｗ ｃ ３、Ｓ Ｗ ｃ
２はオフと成る。
尚、Ａ／Ｄ変換回路（６）に供給するクロ・７り信号ｄ
の周波数を例えば１６０Ｈｚにした場合には、復調回路
（７）に供給するクロック信号ｅの周波数はその２分の
１、即ち、８０Ｈｚにすれば良い。
の周波数を例えば１６０Ｈｚにした場合には、復調回路
（７）に供給するクロック信号ｅの周波数はその２分の
１、即ち、８０Ｈｚにすれば良い。
次に、数式を用いて、このＡ／Ｄ変換装置の動作を説明
する。チョッパー（３）の入力端子に供給される。第１
のアナログ信号Ｐａの電圧を、Ｖａ（Ｎ） 、チョッパ
ー（３）の出力端子に得られる第２のアナログ信号Ｐｂ
の電圧をＶｂ （Ｎ）と夫々すると、Ｖｂ（Ｎ）は次式
のように表される。但し、Ｎはサンプル点を示し、ｍは
、ｍ−０，１，２、・・である。
する。チョッパー（３）の入力端子に供給される。第１
のアナログ信号Ｐａの電圧を、Ｖａ（Ｎ） 、チョッパ
ー（３）の出力端子に得られる第２のアナログ信号Ｐｂ
の電圧をＶｂ （Ｎ）と夫々すると、Ｖｂ（Ｎ）は次式
のように表される。但し、Ｎはサンプル点を示し、ｍは
、ｍ−０，１，２、・・である。
Ａ／Ｄ変換回路（６）から得れる第１のデジタル信号Ｐ
ｃの電圧をＶｃ（Ｎ）で表し、これが直流オフセットＯ
Ｆ （Ｎ）を有するものとすると、Ｖｃ （Ｎ）は次式
のように表される。
ｃの電圧をＶｃ（Ｎ）で表し、これが直流オフセットＯ
Ｆ （Ｎ）を有するものとすると、Ｖｃ （Ｎ）は次式
のように表される。
又、復調回路（７）から出力される第２のデジタル信号
Ｐｄの電圧をＶｄ （Ｎ） とすると、これは次式のよ
うに表される。
Ｐｄの電圧をＶｄ （Ｎ） とすると、これは次式のよ
うに表される。
ここで、オフセット分ＯＦ（２ｍ）及びｏＦ（２ｍ＋１
）はサンプリング周波数８０ｋＨｚの１／２、即ち、４
０ｋＨｚの周波数成分であり、これはローパスフィルタ
（８）によって除去される。
）はサンプリング周波数８０ｋＨｚの１／２、即ち、４
０ｋＨｚの周波数成分であり、これはローパスフィルタ
（８）によって除去される。
上述せる本発明によれば、構成簡単にして、Ａ／Ｄ変換
におけるオフセットの影響を低減することのできるＡ／
Ｄ変換装置を得ることができる。
におけるオフセットの影響を低減することのできるＡ／
Ｄ変換装置を得ることができる。
又、変調回路及び復調回路の間に増幅器を挿入する場合
は、交流増幅器で良いので、それだけ回路構成が簡単に
成る。
は、交流増幅器で良いので、それだけ回路構成が簡単に
成る。
第１図は本発明の実施例を示すブロック線図、第２図は
その説明に供する波形図である。 （２）はローパスフィルタ、（３）はチョッパー、（５
）は増幅器、（６）はＡ／Ｄ変換回路、（７）は復調回
路、り８）はローパスフィルタである。 代 理 人 松 隈 秀 盛
その説明に供する波形図である。 （２）はローパスフィルタ、（３）はチョッパー、（５
）は増幅器、（６）はＡ／Ｄ変換回路、（７）は復調回
路、り８）はローパスフィルタである。 代 理 人 松 隈 秀 盛
Claims (1)
- 【特許請求の範囲】 第１のアナログ信号が供給されて、所定周期毎に極性が
反転する第２のアナログ信号が出力されるチョッパーか
ら成る変調回路と、 該変調回路からの第２のアナログ信号が供給されて第１
のデジタル信号が出力されるＡ／Ｄ変換回路と、 該Ａ／Ｄ変換回路からの第１のデジタル信号が供給され
て復調されて、第２のデジタル信号が出力される復調回
路とを備えることを特徴とするＡ／Ｄ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23641389A JPH0399520A (ja) | 1989-09-12 | 1989-09-12 | Ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23641389A JPH0399520A (ja) | 1989-09-12 | 1989-09-12 | Ａ／ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0399520A true JPH0399520A (ja) | 1991-04-24 |
Family
ID=17000390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23641389A Pending JPH0399520A (ja) | 1989-09-12 | 1989-09-12 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0399520A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010098668A (ja) * | 2008-10-20 | 2010-04-30 | Semiconductor Technology Academic Research Center | 差分増幅回路とそれを用いたａｄ変換装置 |
| JP2013223197A (ja) * | 2012-04-19 | 2013-10-28 | Japan Radio Co Ltd | アナログデジタル変換回路 |
-
1989
- 1989-09-12 JP JP23641389A patent/JPH0399520A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010098668A (ja) * | 2008-10-20 | 2010-04-30 | Semiconductor Technology Academic Research Center | 差分増幅回路とそれを用いたａｄ変換装置 |
| JP2013223197A (ja) * | 2012-04-19 | 2013-10-28 | Japan Radio Co Ltd | アナログデジタル変換回路 |
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