JPH02211729A - 同期検出回路 - Google Patents
同期検出回路Info
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- JPH02211729A JPH02211729A JP1031570A JP3157089A JPH02211729A JP H02211729 A JPH02211729 A JP H02211729A JP 1031570 A JP1031570 A JP 1031570A JP 3157089 A JP3157089 A JP 3157089A JP H02211729 A JPH02211729 A JP H02211729A
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- Japan
- Prior art keywords
- frame
- pulse
- circuit
- reset
- synchronization
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ディジタル通信で、フレーム同期をとるための同期（ｔ
号の、フレームパターンが１１０交番パルスである同
期検出回路に関し、 フレームパターン照合するための照合パルス発生部を数
フレームに１回入力されるリセットパルスでリセットす
ることにより、フレームパルスにエラーが発生したとき
でも、正しいフレームパターンはエラーと判断しない同
期検出回路を提供することを目的とし、 入力されたデータ列からフレームビットを抽出するフレ
ームビット抽出手段と、フレームパターンを照合するた
めのＩ１０交番パルスを発生する照合パルス発生手段と
、フレームビット抽出手段にて抽出したフレームビット
と照合パルス発生手段にて発生したパルスとを照合する
照合手段と、数フレームに１回入力されるリセットパル
スにより、照合パルス発生手段をリセットするリセット
手段とを備えたことを特徴とする同期検出回路。
号の、フレームパターンが１１０交番パルスである同
期検出回路に関し、 フレームパターン照合するための照合パルス発生部を数
フレームに１回入力されるリセットパルスでリセットす
ることにより、フレームパルスにエラーが発生したとき
でも、正しいフレームパターンはエラーと判断しない同
期検出回路を提供することを目的とし、 入力されたデータ列からフレームビットを抽出するフレ
ームビット抽出手段と、フレームパターンを照合するた
めのＩ１０交番パルスを発生する照合パルス発生手段と
、フレームビット抽出手段にて抽出したフレームビット
と照合パルス発生手段にて発生したパルスとを照合する
照合手段と、数フレームに１回入力されるリセットパル
スにより、照合パルス発生手段をリセットするリセット
手段とを備えたことを特徴とする同期検出回路。
本発明は、ディジタル通信で、フレーム同期をとるため
の同期信号の、フレームパターンが１７０交番パルスで
ある同期検出回路に関する。
の同期信号の、フレームパターンが１７０交番パルスで
ある同期検出回路に関する。
ディジタル多重通信においては、送信側で多重化する各
チャネルの信号を順番に同期的に配置し、各周期毎に特
定のパターンを有する同期パルスを付加挿入して送出し
、受信側ではフレームの周期毎にパルス列ヲチェックし
、フレーム同期パルスを検出して、各チャネルのタイム
スロットを識別する。
チャネルの信号を順番に同期的に配置し、各周期毎に特
定のパターンを有する同期パルスを付加挿入して送出し
、受信側ではフレームの周期毎にパルス列ヲチェックし
、フレーム同期パルスを検出して、各チャネルのタイム
スロットを識別する。
このようなフレーム同期方式において、フレームパルス
の１ビツトのエラーのために、他の正常なデータがエラ
ーと判断される場合があり、その間のデータが無効デー
タとなる。
の１ビツトのエラーのために、他の正常なデータがエラ
ーと判断される場合があり、その間のデータが無効デー
タとなる。
そこで、正常なデータは無効としない同期検出回路が必
要となる。
要となる。
〔従来の技術〕
第４図は従来例を説明するブロック図、第５図は従来例
のタイムチャートを説明する図をそれぞれ示す。
のタイムチャートを説明する図をそれぞれ示す。
第４図に示す従来例は、入力されたデータ列より、フレ
ームビットを抜き出す１０段のシフトレジスタよりなる
フレームビット抽出部１１、フレームパルスを反転させ
るインバータｌｌｂの出力とクロック信号を入力とし、
出力をフレームビット抽出部１１のクロック端子に入力
する否定論理和回路（以下ＮＯＲ回路と称する）ｌｌａ
、フレームパルスをクロック入力とし、フレームパルス
が入力する毎に状態を反転することにより、Ｉ１０交番
パルスを発生するＤフリップフロンプ回路（以下ＤＦＦ
回路と称する）２１、フレームビット抽出部１１で抽出
されたフレームビットとＤＦＦ回路２１で発生したパル
スとを照合する１０個の排他的否定論理和口Ｂ（以下Ｅ
Ｘ−ＮＯＲ回路と称する）３０〜３９、同期保護をかけ
るための２個の５人力の論理積回路（以下ＡＮＤ回路と
称する）５１．５２と論理和回路（以下ＯＲ回路と称す
る）５３、同期、非同期の情報を出力する２個のＤＦＦ
回路６１．６２とを具備している。
ームビットを抜き出す１０段のシフトレジスタよりなる
フレームビット抽出部１１、フレームパルスを反転させ
るインバータｌｌｂの出力とクロック信号を入力とし、
出力をフレームビット抽出部１１のクロック端子に入力
する否定論理和回路（以下ＮＯＲ回路と称する）ｌｌａ
、フレームパルスをクロック入力とし、フレームパルス
が入力する毎に状態を反転することにより、Ｉ１０交番
パルスを発生するＤフリップフロンプ回路（以下ＤＦＦ
回路と称する）２１、フレームビット抽出部１１で抽出
されたフレームビットとＤＦＦ回路２１で発生したパル
スとを照合する１０個の排他的否定論理和口Ｂ（以下Ｅ
Ｘ−ＮＯＲ回路と称する）３０〜３９、同期保護をかけ
るための２個の５人力の論理積回路（以下ＡＮＤ回路と
称する）５１．５２と論理和回路（以下ＯＲ回路と称す
る）５３、同期、非同期の情報を出力する２個のＤＦＦ
回路６１．６２とを具備している。
上述の構成において、フレームビット抽出部１１にてデ
ータ列よりフレームビットを抽出し、１０個のパラレル
データとして、フレームパルスより発生したＩ１０交番
パルスと１０個のＥＸ−ＮＯＲ回路３０〜３９にて１０
パルス同時に照合する。
ータ列よりフレームビットを抽出し、１０個のパラレル
データとして、フレームパルスより発生したＩ１０交番
パルスと１０個のＥＸ−ＮＯＲ回路３０〜３９にて１０
パルス同時に照合する。
照合した結果は５人力のＡＮＤ回路５１．５２に入力す
る。ここで、５人力ＡＮＤ回路５１．５２の何れにも１
ビツト以上のエラーが入力されたときに、２人力のＯＲ
回路５３の出力を「０」とすることにより、同期の保護
をかけている。
る。ここで、５人力ＡＮＤ回路５１．５２の何れにも１
ビツト以上のエラーが入力されたときに、２人力のＯＲ
回路５３の出力を「０」とすることにより、同期の保護
をかけている。
ＤＦＦＩｌｉ６２によりフレームパルスをクロック周波
数の半周期遅らせたパルスを発生させ、このパルスをＤ
ＦＦ回路６１のクロックとして入力し、ＯＲ回路５３の
出力、即ち、同期状態であるか、非同期状態であるかを
出力する。
数の半周期遅らせたパルスを発生させ、このパルスをＤ
ＦＦ回路６１のクロックとして入力し、ＯＲ回路５３の
出力、即ち、同期状態であるか、非同期状態であるかを
出力する。
第５図はこの回路の動作のタイムチャートである。
■はフレームパルスの状態を示し、図に示す１ビツトの
抜けがあるものとする。
抜けがあるものとする。
■はデータ中のフレームビットであり、１１０交番は正
しく行われている。
しく行われている。
■はフレームビット抽出部１１で抽出したフレームビッ
トの状態であり、データ中のフレームビットは１１０交
番が正しく行われていても、フレームパルスの抜けのた
めに「１」が２フレ一ム分の時間継続し、その次からは
フレームパルスに対応して正しくフレームビットを抽出
する。
トの状態であり、データ中のフレームビットは１１０交
番が正しく行われていても、フレームパルスの抜けのた
めに「１」が２フレ一ム分の時間継続し、その次からは
フレームパルスに対応して正しくフレームビットを抽出
する。
■はＤＦＦ回路２１により発生した照合用の１１０交番
パルスであり、フレームパルスにより１１０交番してい
るので、フレームパルスが１ビット抜けると、抜けた時
点では１１０の状態が反転せず、次のフレームから１パ
ルスずれて１１０交番するので、■と■の状態が不一致
となり、図中に示すポイントからエラーを検出し、ＡＮ
Ｄ回路５１と５２の出力が「０」になったときに同期外
れとして出力される。
パルスであり、フレームパルスにより１１０交番してい
るので、フレームパルスが１ビット抜けると、抜けた時
点では１１０の状態が反転せず、次のフレームから１パ
ルスずれて１１０交番するので、■と■の状態が不一致
となり、図中に示すポイントからエラーを検出し、ＡＮ
Ｄ回路５１と５２の出力が「０」になったときに同期外
れとして出力される。
上述の従来例のタイムチャートに示す如く、フレームパ
ルスの抜けが発生すると、データ中のフレームビットが
正しく１１０交番をしていても、照合パルスを発生する
ＤＦＦ回路２１の１１０交番がずれるので、エラーと判
定され、同期外れとして検出する。
ルスの抜けが発生すると、データ中のフレームビットが
正しく１１０交番をしていても、照合パルスを発生する
ＤＦＦ回路２１の１１０交番がずれるので、エラーと判
定され、同期外れとして検出する。
本発明は、フレームパターン照合するための照合パルス
発生部を数フレームに１回入力されるリセットパルスで
リセットすることにより、フレームパルスにエラーが発
生したときでも、正しいフレームパターンはエラーと判
断しない同期検出回路を提供することを目的とする。
発生部を数フレームに１回入力されるリセットパルスで
リセットすることにより、フレームパルスにエラーが発
生したときでも、正しいフレームパターンはエラーと判
断しない同期検出回路を提供することを目的とする。
第１図は本発明の詳細な説明するブロック図を示す。
第１図に示す本発明の原理ブロック図中の１０は入力さ
れたデータ列より、フレームビットを抽出するフレーム
ビット抽出手段であり、２０はフレームパターンを照合
するための１１０交番パルスを発生する照合パルス発生
手段であり、 ３０′はフレームビット抽出手段１０で抽出したフレー
ムビットと照合パルス発生手段２０で発生したパルスと
を照合する照合手段であり、４０は数フレームに１回入
力されるリセットパルスにより照合パルス発生手段２０
をリセットするリセット手段であり、 かかる手段を具備することにより本課題を解決するため
の手段とする。
れたデータ列より、フレームビットを抽出するフレーム
ビット抽出手段であり、２０はフレームパターンを照合
するための１１０交番パルスを発生する照合パルス発生
手段であり、 ３０′はフレームビット抽出手段１０で抽出したフレー
ムビットと照合パルス発生手段２０で発生したパルスと
を照合する照合手段であり、４０は数フレームに１回入
力されるリセットパルスにより照合パルス発生手段２０
をリセットするリセット手段であり、 かかる手段を具備することにより本課題を解決するため
の手段とする。
入力されたデータ列より、フレームビット抽出手段１０
により、フレームビットを抽出し、照合パルス発生手段
２０で発生したパルスと照合手段３０′で照合すること
により、同期、非同期の判定を行う。
により、フレームビットを抽出し、照合パルス発生手段
２０で発生したパルスと照合手段３０′で照合すること
により、同期、非同期の判定を行う。
この動作の中で、フレームパルスの抜けがあると、照合
パルス発生手段２０の１１０交番がずれるので、データ
列中のフレームビットは正しく１１０交番していても、
非同期として誤判定されることになる。
パルス発生手段２０の１１０交番がずれるので、データ
列中のフレームビットは正しく１１０交番していても、
非同期として誤判定されることになる。
数フレームに１回入力されるリセットパルスで、リセッ
ト手段４０を動作−させ、照合パルス発生手段２０をリ
セットすることにより、正しいフレームパターンはエラ
ーと誤判定することをなくすることが可能となる。
ト手段４０を動作−させ、照合パルス発生手段２０をリ
セットすることにより、正しいフレームパターンはエラ
ーと誤判定することをなくすることが可能となる。
以下本発明の要旨を第２図〜第３図に示す実施例により
具体的に説明する。
具体的に説明する。
第２図は本発明の詳細な説明するブロック図、第３図は
本発明の実施例のタイムチャートを各説明する図をそれ
ぞれ示す。なお、全図を通じて同一符号は同一対象物を
示す。
本発明の実施例のタイムチャートを各説明する図をそれ
ぞれ示す。なお、全図を通じて同一符号は同一対象物を
示す。
第２図に示す本発明の実施例は第１図で説明したフレー
ムビット抽出手段１０として、第４図で説明したのと同
一内容を有するフレームビット抽出部１１、ＮＯＲ回路
１１ａ１インバータ１！ｂ１照合パルス発生手段２０と
して、第４図で説明したのと同一内容を有するＯＦＦ回
路２１、照合手段３０′として第４図で説明したのと同
一内容を有するＥＸ−ＮＯＲ回路３０〜３９、リセット
手段４０として、マルチフレームパルスを入力とするＤ
ＦＦ回路４１と、ＤＦＦ回路４１の否定論理出力とＤＦ
Ｆ回路６１の出力とを入力とし、その出力でＤＦＦ回路
２１をリセットするＡＮＤ回路４２、 同期保護回路として、第４図で説明したのと同一内容を
有する２個のＡＮＤ回路５１．５２とＯＲ回路５３、 出力回路として、第４図で説明したのと同一内容を有す
るＤＦＦ回路６１．６２より構成した例である。
ムビット抽出手段１０として、第４図で説明したのと同
一内容を有するフレームビット抽出部１１、ＮＯＲ回路
１１ａ１インバータ１！ｂ１照合パルス発生手段２０と
して、第４図で説明したのと同一内容を有するＯＦＦ回
路２１、照合手段３０′として第４図で説明したのと同
一内容を有するＥＸ−ＮＯＲ回路３０〜３９、リセット
手段４０として、マルチフレームパルスを入力とするＤ
ＦＦ回路４１と、ＤＦＦ回路４１の否定論理出力とＤＦ
Ｆ回路６１の出力とを入力とし、その出力でＤＦＦ回路
２１をリセットするＡＮＤ回路４２、 同期保護回路として、第４図で説明したのと同一内容を
有する２個のＡＮＤ回路５１．５２とＯＲ回路５３、 出力回路として、第４図で説明したのと同一内容を有す
るＤＦＦ回路６１．６２より構成した例である。
上述の回路の、フレームビット抽出部１１によりフレー
ムビットを抽出し、ＤＦＦ回路２１で発生した１１０交
番パルスとＥＸ−ＮＯＲ回路３０〜３９で比較し、ＡＮ
Ｄ回路５１．５２とＯＲ回路５３で同期保護をかけて出
力する動作は第４図で説明したのと同じであり、これに
加えて、ＤＦＦ回路４１とＡＮＤ回路４２で１１ａ交番
パルス発生用のＤＦＦ回路２１をリセットするようにし
たものである。
ムビットを抽出し、ＤＦＦ回路２１で発生した１１０交
番パルスとＥＸ−ＮＯＲ回路３０〜３９で比較し、ＡＮ
Ｄ回路５１．５２とＯＲ回路５３で同期保護をかけて出
力する動作は第４図で説明したのと同じであり、これに
加えて、ＤＦＦ回路４１とＡＮＤ回路４２で１１ａ交番
パルス発生用のＤＦＦ回路２１をリセットするようにし
たものである。
即ち、マルチフレームパルスを１クロツタ遅延した反転
出力と、ＤＦＦ回路６１の出力をＡＮＤ回路４２に入力
し、マルチフレームパルスの到来毎に、ＤＦＦ回路２Ｉ
のクリヤ端子ＣＲを「Ｏ」レベルにすることにより、リ
セットし、次のフレームパルスからは正しいＩ１０交番
パルスを発生するので、正常なデータは無駄にすること
がなくなり、すべてを有効に使うことが可能となる。
出力と、ＤＦＦ回路６１の出力をＡＮＤ回路４２に入力
し、マルチフレームパルスの到来毎に、ＤＦＦ回路２Ｉ
のクリヤ端子ＣＲを「Ｏ」レベルにすることにより、リ
セットし、次のフレームパルスからは正しいＩ１０交番
パルスを発生するので、正常なデータは無駄にすること
がなくなり、すべてを有効に使うことが可能となる。
第３図は上記動作をタイムチャートで示したものである
。
。
（ａ）はマルチフレームパルスであり、この例ではマル
チフレームパルスをリセットパルスとして使用しており
、６フレームパルスに１回、マルチフレームパルスが到
来スル。
チフレームパルスをリセットパルスとして使用しており
、６フレームパルスに１回、マルチフレームパルスが到
来スル。
（ｂ）はフレームパルスの状態であり、１ビツトの抜け
がある。
がある。
（Ｃ）はデータ中のフレームビットであり、１１ａ交番
は正しく行われている。
は正しく行われている。
（ｄ）はフレームビット抽出部１１で抽出したフレーム
ビットであり、フレームパルスが１ビット抜けたために
、その位置で、「１」が２フレ一ム分継続する。
ビットであり、フレームパルスが１ビット抜けたために
、その位置で、「１」が２フレ一ム分継続する。
（ｅ）はＤＦＦ回路２１の発生する１１０交番パルスで
あり、（ｄ）と（ｅ）の値が違うところから、エラーと
な＃）ＥＸ−ＮＯＲ回路３０〜３９の出力は「０」とな
るが、次のマルチフレームパルスでＤＦＦ回路２１がリ
セットされ、ＡＮＤ回路５１および５２の同期保護段数
以下であるので、同期外れとしては、出力されない。
あり、（ｄ）と（ｅ）の値が違うところから、エラーと
な＃）ＥＸ−ＮＯＲ回路３０〜３９の出力は「０」とな
るが、次のマルチフレームパルスでＤＦＦ回路２１がリ
セットされ、ＡＮＤ回路５１および５２の同期保護段数
以下であるので、同期外れとしては、出力されない。
即ち、フレームパルスに１ビツトの抜けがあっても、デ
ータ中のフレームビットが正常であれば、データは正し
いものとして、全て有効に使用することができる。
ータ中のフレームビットが正常であれば、データは正し
いものとして、全て有効に使用することができる。
以上のような本発明によれば、１１０交番パルスをフレ
ームパターンパルスとする同期検出回路において、照合
用のパルス発生部を数フレームに１回入力されるリセッ
トパルスでリセットすることにより、フレームパルスの
１ビツトのエラーが発生しても、正常データは全て有効
に使用することが可能となる。
ームパターンパルスとする同期検出回路において、照合
用のパルス発生部を数フレームに１回入力されるリセッ
トパルスでリセットすることにより、フレームパルスの
１ビツトのエラーが発生しても、正常データは全て有効
に使用することが可能となる。
第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明するブロック図、第３図は本発明の
実施例のタイムチャートを説明する図、 第４図は従来例を説明するブロック図、第５図は従来例
のタイムチャートを説明する図、をそれぞれ示す。 図において、 ■０はフレームビット抽出手段、 １１はフレームビット抽出部、 １１ａはＮＯＲ回路、 １１ｂはインバータ、 ２０は照合パルス発生手段、 ２１．４１．６１．６２はＤＦＦ回路、３０′は照合手
段、 ３０〜３９はＥＸ−ＮＯＲ回路、 ４０はリセット手段、 ４２．５１．５２はＡＮＤ回路、 ５３はＯＲ回路、 をそれぞれ示す。 本発明の詳細な説明するブロック同 筆１同 本発明の詳細な説明するブロック図 従来例を説明するブロック図 第４図
本発明の詳細な説明するブロック図、第３図は本発明の
実施例のタイムチャートを説明する図、 第４図は従来例を説明するブロック図、第５図は従来例
のタイムチャートを説明する図、をそれぞれ示す。 図において、 ■０はフレームビット抽出手段、 １１はフレームビット抽出部、 １１ａはＮＯＲ回路、 １１ｂはインバータ、 ２０は照合パルス発生手段、 ２１．４１．６１．６２はＤＦＦ回路、３０′は照合手
段、 ３０〜３９はＥＸ−ＮＯＲ回路、 ４０はリセット手段、 ４２．５１．５２はＡＮＤ回路、 ５３はＯＲ回路、 をそれぞれ示す。 本発明の詳細な説明するブロック同 筆１同 本発明の詳細な説明するブロック図 従来例を説明するブロック図 第４図
Claims (1)
- 【特許請求の範囲】 ディジタル通信で、フレーム同期をとるための同期信号
の、フレームパターンが１／０交番である同期検出回路
において、 入力されたデータ列からフレームビットを抽出するフレ
ームビット抽出手段（１０）と、 フレームパターンを照合するための１／０交番パルスを
発生する照合パルス発生手段（２０）と、前記フレーム
ビット抽出手段（１０）にて抽出したフレームビットと
前記照合パルス発生手段（２０）にて発生したパルスと
を照合する照合手段（３０）と、 数フレームに１回入力されるリセットパルスにより、前
記照合パルス発生手段（２０）をリセットするリセット
手段（４０）とを備えたことを特徴とする同期検出回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1031570A JPH02211729A (ja) | 1989-02-10 | 1989-02-10 | 同期検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1031570A JPH02211729A (ja) | 1989-02-10 | 1989-02-10 | 同期検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02211729A true JPH02211729A (ja) | 1990-08-23 |
Family
ID=12334838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1031570A Pending JPH02211729A (ja) | 1989-02-10 | 1989-02-10 | 同期検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02211729A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6212226A (ja) * | 1985-07-10 | 1987-01-21 | Matsushita Electric Ind Co Ltd | 同期パタ−ン不一致検出方法 |
-
1989
- 1989-02-10 JP JP1031570A patent/JPH02211729A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6212226A (ja) * | 1985-07-10 | 1987-01-21 | Matsushita Electric Ind Co Ltd | 同期パタ−ン不一致検出方法 |
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