JPH0399548A - Ｐｓｋ復調方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＰＳＫ復調方式に関し、特にＰＣＭ信号で２相
ＰＳＫ変調された信号のＰＳＫ復調・ビット同期を行う
ＰＳＫ復調方式（こ関するものである。

〔従来の技術〕

人工衛星から地上の管制局へテレメトリ信号を伝送する
回線等で、テレメトリ信号であるＰＣＭ信号でサブキャ
リアを２相ＰＳＫ変調した信号で搬送波を位相変調する
ＰＣＭ−ＰＳＫ−ＰＭ方式が用いられている。受信信号
は位相復調されてＰＣＭ−ＰＳＫベースバンド信号とな
り、更にＰＳＫ復調・ビット同期が行われる。

従来、この種のＰＳＫ復調方式は、独立したＰＳＫ復調
回路とビット同期回路とがアナログ回路で構成されてお
り、入力したＰ　ＣＭ　−Ｐ　Ｓ　Ｋベースバンド信号
はＰＳＫ復調回路でＰＣＭベースバンド信号として位相
検波された後、ビット同期回路に出力され、ビット同期
回路ではＰＣＭベースバンド信号の波形整形を行うとと
もに同期クロックの検出を行っている。

これらの動作は、ＰＳＫ復調が行われた後ビット同期が
とられるというようにシーケンシャルな動作である。

〔発明が解決しようとする課題〕

上述した従来のＰＳＫ復調方式はアナログ回路で構成さ
れているために不安定要因が有り、ＰＳＫ復調回路、ビ
ット同期回路の各々の性能調整、試験に多くの時間を要
する。しかも、ＰＳＫ復調回路を経て次にビット同期回
路に入力しなければＰＣＭ−ＰＳＫ復調が取れないとい
う欠点があり、ビットレート等の通信速度が遅い信号で
はビット同期後の信号を取り出すのに時間がかかるとい
う欠点がある。

〔課題を解決するための手段〕

本発明のＰＳＫ復調方式は、２相ＰＳＫ信号をディジタ
ル化するＡ−Ｄ変換器と、このＡ−Ｄ変換器が出力した
ディジタル信号をディジタル的に位相復調するコスタス
形の復調ループと、この復調ループと並列に設けられ前
記Ａ−Ｄ変換器が出力した前記ディジタル信号からディ
ジタル的に同期クロックを抽出するビット同期ループと
を備えている。

本発明のＰＳＫ復調方式は、前記Ａ−Ｄ変換器が出力す
る前記ディジタル信号のレベルを前記復調ループで得た
復調データ成分に基づき制御する自動利得制御回路を有
する構成であってもよい。

本発明のＰＳＫ復調方式が備える前記ビット同期ループ
は、制御信号に位相制御されて前記同期クロックを出力
する数値制御発振器と、前記ＡＤ変換器が出力した前記
ディジタル信号を前記数値制御発振器が出力した前記同
期クロックに基づき前記２相ＰＳＫ信号のビット中央の
タイミングで同期検波する位相誤差検出用の乗加算回路
と、この乗加算回路の出力信号から前記制御信号をつく
るディジタルループフィルタとを有する構成であっても
よい。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

１はクロック発生用シンセサイザ、２は低域フィルタ、
３は自動利得制御（ＡＧＣ）回路、４はＡ、　−Ｄ変換
器、５はコヒーレントＡＧＣ回路、６はＰＳＫ復調用の
工成分検波器でありディジタル乗加算回路で構成され、
７はＰＳＫ復調用のＱ成分検波器でありディジタル乗加
算回路で構成され、８はＰＳＫ復調位相エラーを検出す
る復調誤差検出器でありディジタル乗加算回路で構成さ
れ、９はビット同期誤差検出器でありディジタル乗加算
回路で構成され、１０はＳＩＮ波形発生器でありＲＯＭ
で構成され、１１はＣＯ８波形発生器でありｒ（ＯＭで
構成され、１２はＰＳＫ復調ループ用のディジタル形の
ループフィルタ、１３はビット同期ループ用のディジタ
ル形のループフィルタ、１４はＰ　Ｓ　Ｋ　ｆＪＥ調用
の数値制御発振器、１５はビット同期用の数値制御発振
器、１６はタイミング発生器、１７はＡＧＣ演算／ロッ
ク判定器、１８はＤ−Ａ変換器である。

２相ＰＳＫ変調されているＰＣＭ−ＰＳＫベースバンド
信号は、ＰＳＫサブキャリア周波数により遮断周波数を
設定された低域フィルタ２を通して入力信号のＳ／Ｎ比
を改善され、ＡＧＣ回路３で信号レベル（ノイズを含む
）を一定にされた後、Ａ−Ｄ変換器４でアナログ信号か
らディジタル信号に変換される。この時のサンプリング
クロックはクロック発生用シンセサイザ１から供給され
、サンプリングレートはＰＳＫサブキャリア周波数の整
数（２のＮ１乗）倍となる。

クロック発生用シンセサイザ１は、外部で設定されるＰ
ＳＫサブキャリア周波数、ビットレートの各情報に基づ
き、ＰＳＫサンプリングクロック、ビットレートサンプ
リングクロックを発生している。

コヒーレントＡＧＣ回路５では、ＡＧＣ演算／ロック判
定器１７で検出されたＰＳＫ復調データ成分の大きさに
応じてＡ−Ｄ出力データが制御される。

■成分検波器６に入力されたＰＣＭ−ＰＳＫサンプリン
グデータは、ＳＩＮ波形発生器１ｏが出力したＳＩＮ波
（ＰＳＫサブキャリアの同相成分〉に相当するパラレル
データによって位相検波され、その信号はＰＳＫ復調復
調向相）信号成分となり出力される。

一方、Ｑ成分検波器７に入力されたＰＣＭ−ＰＳＫサン
プリングデータは、ＣＯ８波形発生器１１が出力したＣ
Ｏ８波（ＰＳＫサブキャリアの直交成分）に相当するパ
ラレルデータによって位相検波され、ＰＳＫ復調Ｑ（直
交）信号成分となり出力される。

上記の位相検波は、コヒーレントＡ　Ｇ’Ｃ回路５から
のＰＣＭ−ＰＳＫサンプリングデータを■成分検波器６
とＱ成分検波器７とのディジタル乗加算回路（掛算器、
加算器とラッチ回路を組み合わせたディジタル回路）で
位相検波し、上記のＰＳＫサブキャリア周波数／ビット
レート比により決定されたサンプリング数分だけ積分し
、数値制御発振器１４からのＰＳＫサンプリングクロッ
クの整数（２のＮ２乗）分の１のタイミングクロック（
ダンプクロックａ、ｂ）でダンプすることにより行われ
る。Ｄ−Ａ変換器１８では、ダンプされた出力のうち工
信号成分をＤ−Ａ変換してＰＳＫ復調ビデオ信号である
ＰＣＭ信号として出力する。

ダンプされたＩ及びＱ信号成分は復調誤差検出器８及び
、Ａ　Ｇ　Ｃ演算／ロック判定器１７に入力される。復
調誤差検出器８にてＩ及びＱ信号成分により検出される
位相エラー成分をループフィルタ１２へ出力し、ループ
フィルタ１２で数値制御発振器１４の制御信号を計算し
出力する。

ＡＧＣ演算／ロック判定器１７はＩ及びＱ信号成分の演
算を行い、ＡＧＣ信号はコヒーレントＡＧＣ回路５へ、
ロックステータスはループフィルタ１２の動作モード制
御用として出力され、ロックステータスは更に表示用と
して外部にも出力される。

ループフィルタ１２では従来のアナログループフィルタ
に相当した処理がディジタル的に行われ、復調誤差検出
器８出力の平均化処理が行われて、数値制御発振器１４
にサブキャリア周波数の位相エラーデータが出力される
。

数値制御発振器１４及び１５は従来のアナログ回路の電
圧制御発振回路（ＶＣＯ）に相当する回路で、クロック
発生用シンセサイザｌからのクロックを基本にしＰＳＫ
サブキャリア周波数またはビットレートに相当したサン
プリング周波数データに、ループフィルタ１２または１
３で処理された位相エラーデータをディジタル乗加算回
路で積分したデータを加算し、ディジタル的にクロック
発生用シンセサイザ１からのＰＳＫサブキャリアまたは
ビットレートサンプリングクロックの周波数成分を変更
できるようにしたものである。

数値制御発振器１４からのサンプリングクロックは、Ｓ
ＩＮ波形発生器１０及びＣＯ８波形発生器１１でＳＩＮ
波及びＣＯ８波に相当するパラレルデータを発生させ、
■成分検波器６．Ｑ成分検波器７及びビット同期誤差検
出器９に出力させる。

復調誤差検出器８のダンプクロックＣも、数値制御発振
器１４によりサブキャリアサンプリングクロック周波数
の整数（２のＮ３乗）分の１のタイミングクロックとし
て発生される。

上記のＰＳＫ復調動作と並行して、ビット同期誤差検出
器９のディジタル乗加算回路でコヒーレントＡＧＣ回１
１５からのＰＣＭ−ＰＳＫサンプリングデータにＳＩＮ
波データを掛算して検出される工信号データのミツドビ
ットを積分して、タイミング発生器１６からのビットレ
ートの整数（２のＮ４乗）分の１のタイミングでダンプ
し、データとタイミングクロックとの位相差を位相エラ
ー情報としてループフィルタ１３に出力している。

ループフィルタ１３ではビット同期誤差検出器９からの
位相エラー情報に基づき数値制御発振器１５の制御量デ
ータを計算し出力する。数値制御発振器１５は制御量デ
ータによってサンプリング周波数が変更されビット同期
がとれるようになっている。タイミング発生器１６は、
数値制御発振器１５出力に基づきビット同期誤差検出器
９のダンプクロックｄを発生し、また、同期クロックを
外部へ出力する。

以上説明したように第１図に示す実施例は、ＰＣＭ−Ｐ
ＳＫの検波と同時にビット同期もとるものである。

〔発明の効果〕

以上説明したように本発明は、従来のアナログ回路で構
成されたＰＳＫ復調回路及びビット同期回路の主要部を
ディジタル回路で構成することにより、複雑な復調同期
ループの調整を不要にできるとともに小型化、高性能化
でき、ＰＣＭ−ＰＳＫベースバンド信号をＰＳＫ復調す
ると同時にビット同期をとることができるために、復調
動作に必要な時間を短縮できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図である。 １・・・クロック発生用シンセサイザ、２・・・低域フ
ィルタ、３・・・ＡＧＣ回路、４・・・Ａ−Ｄ変換器、
５・・・コヒーレントＡＧＣ回路、６・・・Ｉ成分検波
器、７・・・Ｑ成分検波器、８・・・復調誤差検出器、
９・・・ビット同期誤差検出器、１０・・・ＳＩＮ波形
発生器、】１・・・ＣｏＳ波形発生器、１２．１３・・
・ループフィルタ、１４．１５・・・数値制御発振器、
１６・・・タイミング発生器、１７・・・ＡＧＣ演算演
算／タフ２判定器８・・・Ｄ−Ａ変換器。

Claims (3)

【特許請求の範囲】
1. （１）２相ＰＳＫ信号をディジタル化するＡ−Ｄ変換器
   と、このＡ−Ｄ変換器が出力したディジタル信号をディ
   ジタル的に位相復調するコスタス形の復調ループと、こ
   の復調ループと並列に設けられ前記Ａ−Ｄ変換器が出力
   した前記ディジタル信号からディジタル的に同期クロッ
   クを抽出するビット同期ループとを備えたことを特徴と
   するＰＳＫ復調方式。
2. （２）前記Ａ−Ｄ変換器が出力する前記ディジタル信号
   のレベルを前記復調ループで得た復調データ成分に基づ
   き制御する自動利得制御回路を有する請求項１記載のＰ
   ＳＫ復調方式。
3. （３）前記ビット同期ループは、制御信号に位相制御さ
   れて前記同期クロックを出力する数値制御発振器と、前
   記Ａ−Ｄ変換器が出力した前記ディジタル信号を前記数
   値制御発振器が出力した前記同期クロックに基づき前記
   ２相ＰＳＫ信号のビット中央のタイミングで同期検波す
   る位相誤差検出用の乗加算回路と、この乗加算回路の出
   力信号から前記制御信号をつくるディジタルループフィ
   ルタとを有する請求項１又は２記載のＰＳＫ復調方式。