JPH04100309A - 電圧比較器 - Google Patents
電圧比較器Info
- Publication number
- JPH04100309A JPH04100309A JP2217686A JP21768690A JPH04100309A JP H04100309 A JPH04100309 A JP H04100309A JP 2217686 A JP2217686 A JP 2217686A JP 21768690 A JP21768690 A JP 21768690A JP H04100309 A JPH04100309 A JP H04100309A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- transistor
- output
- input
- hysteresis
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は入出力特性にヒステリシスを有し、特に半導
体集積回路に適した回路構成の電圧比較器に関する。
体集積回路に適した回路構成の電圧比較器に関する。
この種の電圧比較回路、即ち入力電圧レベルが増加して
基準電圧を越えると出力値を“Ｌ”レベルから“Ｈ”レ
ベル（または“Ｈ”レベルから“Ｌ”レベル）へ反転し
、逆に入力電圧レベルが減少して基準電圧を下回ると出
力値を“Ｈ”レベルからＬ”レベル（またはｌ Ｌ ｎ
レベルから“Ｈ”レベル）へ反転する回路においては、
入力電圧が基準電圧にほぼ等しいときに入力電圧にノイ
ズ電圧が重畳すると、出力が“Ｈ”、“Ｌ”間を不規則
に往復するため、これを防ぐために人、出力間にヒステ
リシス特性を持たせることが通例である。 即ち例えば入力電圧ｖｉが増加し、Ｖｉｌで出力が“Ｌ
”→′″Ｈ”に反転したとすると、入力電圧減少時は入
力電圧がＶｉｌでなく、さらにこの値よリヒステリシス
電圧幅Δ■だけ低下したＶｉｌ−Δ■にならなければ出
力が“Ｈ”→“Ｌ“゛に戻らないようにするものである
。 そしてこのようなヒステリシス特性を持たせるには、出
力の反転を利用して基準電圧の値を微小量（つまりヒス
テリシス電圧幅分）加減するような方式が用いられてい
る。
基準電圧を越えると出力値を“Ｌ”レベルから“Ｈ”レ
ベル（または“Ｈ”レベルから“Ｌ”レベル）へ反転し
、逆に入力電圧レベルが減少して基準電圧を下回ると出
力値を“Ｈ”レベルからＬ”レベル（またはｌ Ｌ ｎ
レベルから“Ｈ”レベル）へ反転する回路においては、
入力電圧が基準電圧にほぼ等しいときに入力電圧にノイ
ズ電圧が重畳すると、出力が“Ｈ”、“Ｌ”間を不規則
に往復するため、これを防ぐために人、出力間にヒステ
リシス特性を持たせることが通例である。 即ち例えば入力電圧ｖｉが増加し、Ｖｉｌで出力が“Ｌ
”→′″Ｈ”に反転したとすると、入力電圧減少時は入
力電圧がＶｉｌでなく、さらにこの値よリヒステリシス
電圧幅Δ■だけ低下したＶｉｌ−Δ■にならなければ出
力が“Ｈ”→“Ｌ“゛に戻らないようにするものである
。 そしてこのようなヒステリシス特性を持たせるには、出
力の反転を利用して基準電圧の値を微小量（つまりヒス
テリシス電圧幅分）加減するような方式が用いられてい
る。
しかしながら前述のように基準電圧を加減する方式では
、抵抗分圧器等を必要とするため消費電流が大きく、極
力、消費電流を抑制したい半導体集積回路には適さない
という問題がある。 そこで本発明は入力電圧がＯｖから使用可能な電圧比較
器であって、極力、消費電流を抑えて、ヒステリシス特
性を有する電圧比較器を実現することを課題とする。
、抵抗分圧器等を必要とするため消費電流が大きく、極
力、消費電流を抑制したい半導体集積回路には適さない
という問題がある。 そこで本発明は入力電圧がＯｖから使用可能な電圧比較
器であって、極力、消費電流を抑えて、ヒステリシス特
性を有する電圧比較器を実現することを課題とする。
前記課題を解消するために本発明では、ｒ入力段にトラ
ンジスタのダーリントン接続を用いた差動増幅器（Ｑｌ
−Ｑ４など）を含む電圧比較器において、 前記ダーリントン接続されてなるいずれかの２つのトラ
ンジスタ中の一方のトランジスタ（Ｑｌなど）のベース
と、他方のトランジスタ（Ｑ２など）のエミッタとの接
続点にこの電圧比較器の出力（ｖＯ）によってオン、オ
フ制御されるスイッチを介して電流を注入することによ
りヒステリシス特性を持たせるように」し、もしくはさ
らにｒ前記接続点に注入される電流は定電流源（ＩＢ）
により供給されるものである」ようにし、またはさらに 「前記スイッチはトランジスタ（Ｑ８）である１ように
する。
ンジスタのダーリントン接続を用いた差動増幅器（Ｑｌ
−Ｑ４など）を含む電圧比較器において、 前記ダーリントン接続されてなるいずれかの２つのトラ
ンジスタ中の一方のトランジスタ（Ｑｌなど）のベース
と、他方のトランジスタ（Ｑ２など）のエミッタとの接
続点にこの電圧比較器の出力（ｖＯ）によってオン、オ
フ制御されるスイッチを介して電流を注入することによ
りヒステリシス特性を持たせるように」し、もしくはさ
らにｒ前記接続点に注入される電流は定電流源（ＩＢ）
により供給されるものである」ようにし、またはさらに 「前記スイッチはトランジスタ（Ｑ８）である１ように
する。
ダーリントントランジスタの差動接続で入力電圧と基準
電圧とを比較するようにし、この際、入力電圧を与える
一方のダーリントントランジスタの初段トランジスタの
エミッタ電流の操作、つまり微小な電流の操作で、この
初段トランジスタのベース・エミッタ電圧を加減してヒ
ステリシス電圧を得るものである。
電圧とを比較するようにし、この際、入力電圧を与える
一方のダーリントントランジスタの初段トランジスタの
エミッタ電流の操作、つまり微小な電流の操作で、この
初段トランジスタのベース・エミッタ電圧を加減してヒ
ステリシス電圧を得るものである。
以下第１図ないし第３図に基づいて本発明の詳細な説明
する。第１図は本発明の一実施例としての回路構成を示
し、第２図は第１図の入出力特性を、また第３図は第１
図の点線内回路のみの入出力特性をそれぞれ示す。 第１図においては、基本的に入力電圧Ｖｉを基準電圧Ｖ
Ｒと比較するようにしたもので、入力電圧ＶｉがＯＶか
ら入力可能であるようにするため（つまり微小な入力電
圧Ｖｉであっても比較できるようにするため）、ダーリ
ントン接続されたＰＮＰ）ランジスタＱ１．Ｑ２と同じ
くダーリントン接続されたＰＮＰ ）ランジスタＱ３．
Ｑ４とを差動接続し、この各ダーリントントランジスタ
の初段側としてのＱ２．Ｑ４のベースにそれぞれ入力電
圧■ｉ、基準電圧ＶＲを与えるように構成している。 なおＩＡはこの差動増幅回路に対する定電流源、Ｑ５．
Ｑ６はそれぞれトランジスタＱｌ、Ｑ３のコレクタ回路
に挿入された能動負荷としてのＮＰＮ）ランジスタであ
る。またＱｌはトランジスタＱ６のコレクタから出力電
圧ｖＯを取出すためのＮＰＮトランジスタ、１０はこの
トランジスタＱ７に対する定電流源である。 次にＱ８およびＩＢは本発明の主体となるヒステリシス
付加用のＰＮＰトランジスタおよび定電流源で、後述の
ようにトランジスタＱ２のベース・エミッタ電圧を操作
するための手段である。 次に第１図の動作を説明する。先ず第１図の点線内のみ
の回路を考えた場合、この回路はヒステリシス特性を持
たぬ、単なる電圧比較回路となる。 即ち入力電圧Ｖｉ ＜基準電圧ＶＲＯ時、トランジスタ
ＱＬＱ２はオン、Ｑ３．Ｑ４はオフ、従ってＱ５．Ｑ６
はオン、これによりＱｌはオフ、従って出力ｖＯは″Ｈ
″レベルとなる。 また逆に入力電圧Ｖｉ ＞基準電圧ＶＲの場合には、ト
ランジスタＱｌ、Ｑ２はオフ、Ｑ３．Ｑ４はオン、従っ
てＱ５．Ｑ６はオフ、これによりＱｌはオン、従って出
力■０はＬ”レベルとなる。この入出力特性は例えば第
３図のように示される。しかしこの第３図のような特性
の場合、前述のように基準電圧ＶＲ付近で、入力電圧Ｖ
ｉにノイズ等が乗ると出力■０は′Ｈ″レベルとＬ”レ
ベルの間で不規則な動きをする。この現象を避けるため
、本発明では、定電流源ＩＢおよびトランジスタＱ８に
よりヒステリシスを実現するものである。 ここでトランジスタＱ８のベースは出力電圧■０によっ
て駆動されるように構成されている。即ちトランジスタ
Ｑ８は出力電圧■０が“Ｈ”レベルのときはオフになり
、出力電圧ｖＯが“Ｌ”レベルのときはオンになる。 次に第１図のトランジスタＱ８ 、定電流源ＩＢを含め
た全体回路の動作を説明する。先ず入力電圧Ｖｉ ＜基
準電圧ＶＲのとき、出力電圧■０は“Ｈ”レベルとなり
、トランジスタＱ８はオフなので、動作は先に述べたも
のと全く同一である。 次に入力電圧Ｖｉが漸増して入力電圧Ｖｉ ＞基準電圧
ＶＲになると、当初はトランジスタＱ８がオフのまま前
述と同じ動作によってトランジスタＱＣＱ２．Ｑ５．Ｑ
６がオフ、Ｑ３．Ｑ４．Ｑ７がオンとなり、出力電圧■
ｏが“Ｌ”レベルとなる。これによりトランジスタＱ８
がオンするので、Ｑ２もオンし、Ｑｌ、Ｑ５．Ｑ６のみ
がオフを保つ状態に切換わる。この状態ではトランジス
タＱ２のエミッタ電流はほぼ定電流源ＩＢの電流値ＩＢ
となるので、この時のＱ２のベース・エミッタ間電圧Ｖ
ＢＨ３は下式（１）で表わされる。 但し、ｋ：ボルツマン定数、Ｔ：絶対温度、ｑ：電気素
量、ＩＳ：Ｂ−Ｅ間逆方向飽和電流。 他方、トランジスタＱ４のベース・エミッタ間電圧ＶＢ
Ｅ４は下式（２）で表わされる。 但し、ｈＦＥ３ ： Ｑ３の直流電流増幅率。 従ってトランジスタＱ２とＱ４とのベース・エミッタ間
電圧差Δ■は下式（３）で表わされる。 ＩＡ このΔ■がヒステリシス幅となり第２図の特性となる。 即ち出力電圧■０が“Ｌ”レベルとなったのちは、入力
電圧Ｖｉが基準電圧ＶＲよりさらにこの電圧差Δ■だけ
下降しなければ、トランジスタＱ１がオンに（従ってＱ
５．Ｑ６がオン、Ｑ３゜Ｑ４．Ｑ７がオフ）、つまり出
力電圧■０が“Ｈ”レベルに戻らない。 Ｋ）、ＩＢ＝Ｉ＾、 ｈＦＥ３ ＝１００とすると、ヒ
ステリシス幅としてのΔＶ−１１９，７ｍＶとなる。 （３）式によれば（）内にｈＦＥを含んでいるので、Ｉ
Ｂをかなり小さく選んでも、ヒステリシス幅Δ■の値は
確保でき、消費電流低減に効果がある。 例えばＩＡ ＝ＩＯμＡ、ＩＢ −１ｕＡとしてもΔＶ
＝５９．９ｍＶとなる。 （発明の効果］ 本発明によれば、入力段にトランジスタのダーリントン
接続を用いた差動増幅器Ｑ１〜Ｑ４を含む電圧比較器に
おいて、 前記ダーリントン接続されてなる２つのトランジスタ中
の一方のトランジスタＱ１のベースと、他方のトランジ
スタＱ２のエミッタとの接続点にこの電圧比較器の出力
■０によってオン、オフ制御されるスイッチを介して電
流を注入することによりヒステリシス特性を持たせるよ
うにし、もしくはさらに前記接続点に注入される電流は
定電流源１Ｂにより供給されるものであるようにし、ま
たはさらに前記スイッチはトランジスタＱ８であるよう
にしたので、 極めて少ない消費電流で入出力特性にヒステリシスを持
たせることができ、半導体集積回路に好適な電圧比較器
を得ることができる。
する。第１図は本発明の一実施例としての回路構成を示
し、第２図は第１図の入出力特性を、また第３図は第１
図の点線内回路のみの入出力特性をそれぞれ示す。 第１図においては、基本的に入力電圧Ｖｉを基準電圧Ｖ
Ｒと比較するようにしたもので、入力電圧ＶｉがＯＶか
ら入力可能であるようにするため（つまり微小な入力電
圧Ｖｉであっても比較できるようにするため）、ダーリ
ントン接続されたＰＮＰ）ランジスタＱ１．Ｑ２と同じ
くダーリントン接続されたＰＮＰ ）ランジスタＱ３．
Ｑ４とを差動接続し、この各ダーリントントランジスタ
の初段側としてのＱ２．Ｑ４のベースにそれぞれ入力電
圧■ｉ、基準電圧ＶＲを与えるように構成している。 なおＩＡはこの差動増幅回路に対する定電流源、Ｑ５．
Ｑ６はそれぞれトランジスタＱｌ、Ｑ３のコレクタ回路
に挿入された能動負荷としてのＮＰＮ）ランジスタであ
る。またＱｌはトランジスタＱ６のコレクタから出力電
圧ｖＯを取出すためのＮＰＮトランジスタ、１０はこの
トランジスタＱ７に対する定電流源である。 次にＱ８およびＩＢは本発明の主体となるヒステリシス
付加用のＰＮＰトランジスタおよび定電流源で、後述の
ようにトランジスタＱ２のベース・エミッタ電圧を操作
するための手段である。 次に第１図の動作を説明する。先ず第１図の点線内のみ
の回路を考えた場合、この回路はヒステリシス特性を持
たぬ、単なる電圧比較回路となる。 即ち入力電圧Ｖｉ ＜基準電圧ＶＲＯ時、トランジスタ
ＱＬＱ２はオン、Ｑ３．Ｑ４はオフ、従ってＱ５．Ｑ６
はオン、これによりＱｌはオフ、従って出力ｖＯは″Ｈ
″レベルとなる。 また逆に入力電圧Ｖｉ ＞基準電圧ＶＲの場合には、ト
ランジスタＱｌ、Ｑ２はオフ、Ｑ３．Ｑ４はオン、従っ
てＱ５．Ｑ６はオフ、これによりＱｌはオン、従って出
力■０はＬ”レベルとなる。この入出力特性は例えば第
３図のように示される。しかしこの第３図のような特性
の場合、前述のように基準電圧ＶＲ付近で、入力電圧Ｖ
ｉにノイズ等が乗ると出力■０は′Ｈ″レベルとＬ”レ
ベルの間で不規則な動きをする。この現象を避けるため
、本発明では、定電流源ＩＢおよびトランジスタＱ８に
よりヒステリシスを実現するものである。 ここでトランジスタＱ８のベースは出力電圧■０によっ
て駆動されるように構成されている。即ちトランジスタ
Ｑ８は出力電圧■０が“Ｈ”レベルのときはオフになり
、出力電圧ｖＯが“Ｌ”レベルのときはオンになる。 次に第１図のトランジスタＱ８ 、定電流源ＩＢを含め
た全体回路の動作を説明する。先ず入力電圧Ｖｉ ＜基
準電圧ＶＲのとき、出力電圧■０は“Ｈ”レベルとなり
、トランジスタＱ８はオフなので、動作は先に述べたも
のと全く同一である。 次に入力電圧Ｖｉが漸増して入力電圧Ｖｉ ＞基準電圧
ＶＲになると、当初はトランジスタＱ８がオフのまま前
述と同じ動作によってトランジスタＱＣＱ２．Ｑ５．Ｑ
６がオフ、Ｑ３．Ｑ４．Ｑ７がオンとなり、出力電圧■
ｏが“Ｌ”レベルとなる。これによりトランジスタＱ８
がオンするので、Ｑ２もオンし、Ｑｌ、Ｑ５．Ｑ６のみ
がオフを保つ状態に切換わる。この状態ではトランジス
タＱ２のエミッタ電流はほぼ定電流源ＩＢの電流値ＩＢ
となるので、この時のＱ２のベース・エミッタ間電圧Ｖ
ＢＨ３は下式（１）で表わされる。 但し、ｋ：ボルツマン定数、Ｔ：絶対温度、ｑ：電気素
量、ＩＳ：Ｂ−Ｅ間逆方向飽和電流。 他方、トランジスタＱ４のベース・エミッタ間電圧ＶＢ
Ｅ４は下式（２）で表わされる。 但し、ｈＦＥ３ ： Ｑ３の直流電流増幅率。 従ってトランジスタＱ２とＱ４とのベース・エミッタ間
電圧差Δ■は下式（３）で表わされる。 ＩＡ このΔ■がヒステリシス幅となり第２図の特性となる。 即ち出力電圧■０が“Ｌ”レベルとなったのちは、入力
電圧Ｖｉが基準電圧ＶＲよりさらにこの電圧差Δ■だけ
下降しなければ、トランジスタＱ１がオンに（従ってＱ
５．Ｑ６がオン、Ｑ３゜Ｑ４．Ｑ７がオフ）、つまり出
力電圧■０が“Ｈ”レベルに戻らない。 Ｋ）、ＩＢ＝Ｉ＾、 ｈＦＥ３ ＝１００とすると、ヒ
ステリシス幅としてのΔＶ−１１９，７ｍＶとなる。 （３）式によれば（）内にｈＦＥを含んでいるので、Ｉ
Ｂをかなり小さく選んでも、ヒステリシス幅Δ■の値は
確保でき、消費電流低減に効果がある。 例えばＩＡ ＝ＩＯμＡ、ＩＢ −１ｕＡとしてもΔＶ
＝５９．９ｍＶとなる。 （発明の効果］ 本発明によれば、入力段にトランジスタのダーリントン
接続を用いた差動増幅器Ｑ１〜Ｑ４を含む電圧比較器に
おいて、 前記ダーリントン接続されてなる２つのトランジスタ中
の一方のトランジスタＱ１のベースと、他方のトランジ
スタＱ２のエミッタとの接続点にこの電圧比較器の出力
■０によってオン、オフ制御されるスイッチを介して電
流を注入することによりヒステリシス特性を持たせるよ
うにし、もしくはさらに前記接続点に注入される電流は
定電流源１Ｂにより供給されるものであるようにし、ま
たはさらに前記スイッチはトランジスタＱ８であるよう
にしたので、 極めて少ない消費電流で入出力特性にヒステリシスを持
たせることができ、半導体集積回路に好適な電圧比較器
を得ることができる。
第１Ｖ！Ｊは本発明の一実施例としての構成を示す回路
図、 第２図は第１図の入出力特性図、 第３図は第１図の点線内回路の入出力特性図である。 ■ｉ ：入力電圧、ｖＲ：基準電圧、ｖＯ：出力トラン
ジスタ、Ｑ１〜Ｑ８ ：トランジスタ（ＱＢ：ヒステリ
シス付加用トランジスタ）、ＩＡ、ＩＢ。 矛 図 ム■ 第 図 第 図
図、 第２図は第１図の入出力特性図、 第３図は第１図の点線内回路の入出力特性図である。 ■ｉ ：入力電圧、ｖＲ：基準電圧、ｖＯ：出力トラン
ジスタ、Ｑ１〜Ｑ８ ：トランジスタ（ＱＢ：ヒステリ
シス付加用トランジスタ）、ＩＡ、ＩＢ。 矛 図 ム■ 第 図 第 図
Claims (1)
- 【特許請求の範囲】 １）入力段にトランジスタのダーリントン接続を用いた
差動増幅器を含む電圧比較器において、前記ダーリント
ン接続されてなるいずれかの２つのトランジスタ中の一
方のトランジスタのベースと、他方のトランジスタのエ
ミッタとの接続点にこの電圧比較器の出力によってオン
、オフ制御されるスイッチを介して電流を注入すること
によりヒステリシス特性を持たせるようにしたことを特
徴とする電圧比較器。 ２）特許請求の範囲第１項に記載の電圧比較器において
、前記接続点に注入される電流は定電流源により供給さ
れるものであることを特徴とする電圧比較器。 ３）特許請求の範囲第１項または第２項に記載の電圧比
較器において、前記スイッチはトランジスタであること
を特徴とする電圧比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2217686A JPH04100309A (ja) | 1990-08-18 | 1990-08-18 | 電圧比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2217686A JPH04100309A (ja) | 1990-08-18 | 1990-08-18 | 電圧比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04100309A true JPH04100309A (ja) | 1992-04-02 |
Family
ID=16708133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2217686A Pending JPH04100309A (ja) | 1990-08-18 | 1990-08-18 | 電圧比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04100309A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5654117A (en) * | 1979-10-09 | 1981-05-14 | Nec Corp | Schmitt circuit |
| JPH01166611A (ja) * | 1987-12-22 | 1989-06-30 | Toshiba Corp | コンパレータ |
| JPH0276317A (ja) * | 1988-09-13 | 1990-03-15 | Nec Eng Ltd | 電圧比較回路 |
-
1990
- 1990-08-18 JP JP2217686A patent/JPH04100309A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5654117A (en) * | 1979-10-09 | 1981-05-14 | Nec Corp | Schmitt circuit |
| JPH01166611A (ja) * | 1987-12-22 | 1989-06-30 | Toshiba Corp | コンパレータ |
| JPH0276317A (ja) * | 1988-09-13 | 1990-03-15 | Nec Eng Ltd | 電圧比較回路 |
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