JPS62134881A - Ｆｉ／ｆｏメモリ - Google Patents
Ｆｉ／ｆｏメモリInfo
- Publication number
- JPS62134881A JPS62134881A JP60273987A JP27398785A JPS62134881A JP S62134881 A JPS62134881 A JP S62134881A JP 60273987 A JP60273987 A JP 60273987A JP 27398785 A JP27398785 A JP 27398785A JP S62134881 A JPS62134881 A JP S62134881A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- shift registers
- data
- write
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 26
- 238000006243 chemical reaction Methods 0.000 claims abstract description 5
- 230000006870 function Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 1
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＦＩハ゛ＯメモリＶＣ関し、％に、その回路
構成方式に関する。
構成方式に関する。
従来の技術
従来、この種のメモリ回路は、マトリクス状に配置さｔ
たメモリ部と、こｎらのメモリをアクセスすべく設けら
れた書き込みアドレスカウンタ部と、読み出しアドレス
カウンタ部とから構成されてお９、書き込みアドレスカ
ウンタは書き込みクロックと書き込み位相情報で動作し
、また、読み出しアドレスカウンタは読み出しクロック
と読み出し位相情報で動作している。すなわち、位相情
報によりアドレスカウンタはリセットされ、その後クロ
ックが入力する毎にカウントアツプを〈シ返し、メモリ
アドレスを１番地ずつインクリメントしている。
たメモリ部と、こｎらのメモリをアクセスすべく設けら
れた書き込みアドレスカウンタ部と、読み出しアドレス
カウンタ部とから構成されてお９、書き込みアドレスカ
ウンタは書き込みクロックと書き込み位相情報で動作し
、また、読み出しアドレスカウンタは読み出しクロック
と読み出し位相情報で動作している。すなわち、位相情
報によりアドレスカウンタはリセットされ、その後クロ
ックが入力する毎にカウントアツプを〈シ返し、メモリ
アドレスを１番地ずつインクリメントしている。
発明が解決しようとする問題点
しかしながら、このように従来のＦＩ／ＦＯメモリは、
アドレスカウンタにょシ１番地ずつアドレスをインクリ
メントして書き込みと読み出しを行なっている為に、メ
モリ部はビット単位に動作する１ビツトメモリが必要で
あった。
アドレスカウンタにょシ１番地ずつアドレスをインクリ
メントして書き込みと読み出しを行なっている為に、メ
モリ部はビット単位に動作する１ビツトメモリが必要で
あった。
−力、ハードウェアの面から見ると、１ビツトメモリは
非常に扱いに＜＜、又、ハード量も多くなる為に、市販
品による一般的な集積回路で構成する場合等には好まし
くなかった。
非常に扱いに＜＜、又、ハード量も多くなる為に、市販
品による一般的な集積回路で構成する場合等には好まし
くなかった。
本発明は従来の上記事情Ｋｆｉみてなされたものであシ
、従って本発明の目的は、従来の技術に内在する上記欠
点を解消することをロエ能とした新規なＦＩ／ＦＯメモ
リを提供することにある。
、従って本発明の目的は、従来の技術に内在する上記欠
点を解消することをロエ能とした新規なＦＩ／ＦＯメモ
リを提供することにある。
問題点を解決するための手段
上記目的を達成する為に、本発明に係るＦＩ／ＦＯメそ
りは、メモリ部にシフトレジスタを複数個設置シ、書き
込みデータは各シフトレジスタの人力に、又、読み出し
データけ１ｌｉｉｉｌ理和回路を経由し各シフトレジス
タの出力にそれぞｎ接続して構成さｎている。更に、シ
フトレジスタのクロックは書き込み側カウンタ及び読み
出し側カウンタに接続さｎており、ｎ段のシフトレジス
タの場合のクロック信号ｔｊｎ個の書き込みクロックと
ｎ個の読み出しクロックが出ており、又、シフトレジス
タとしては速度変換機能を持っている。
りは、メモリ部にシフトレジスタを複数個設置シ、書き
込みデータは各シフトレジスタの人力に、又、読み出し
データけ１ｌｉｉｉｌ理和回路を経由し各シフトレジス
タの出力にそれぞｎ接続して構成さｎている。更に、シ
フトレジスタのクロックは書き込み側カウンタ及び読み
出し側カウンタに接続さｎており、ｎ段のシフトレジス
タの場合のクロック信号ｔｊｎ個の書き込みクロックと
ｎ個の読み出しクロックが出ており、又、シフトレジス
タとしては速度変換機能を持っている。
実施例
次に、本発明をその好ましい一実施例について図面を参
照して具体的に説明する。
照して具体的に説明する。
第１図は本発明の一実施例を示す回路構成図である。第
１図において、参照番号１０１−１０３は各々シフトレ
ジスタを示し、該シフトレジスタ１０１〜１０３は、ｎ
ビットから搗成さｎてお、９ 、ＦＩ／ＦＯメモリにお
けるメモリ部でおる。１０４は誉き込み側カウンタ部で
あり、畳き込みクロックＷＣＫと畜き込み位相情報ＷＲ
により動作し、１０５は読み出し側カウンタ部であり、
読み出しクロック以２にと読み出し位相端＠几ＲＫより
動作する。各カウンタ部１０４．１０５は、位相情報に
よりリセットさｎ１又、クロックをカウントアツプする
ことＹＣよ）シフトレジスタのクロック信号を発生させ
る為のゲート信号１，２．、、、、ｍを発生している。
１図において、参照番号１０１−１０３は各々シフトレ
ジスタを示し、該シフトレジスタ１０１〜１０３は、ｎ
ビットから搗成さｎてお、９ 、ＦＩ／ＦＯメモリにお
けるメモリ部でおる。１０４は誉き込み側カウンタ部で
あり、畳き込みクロックＷＣＫと畜き込み位相情報ＷＲ
により動作し、１０５は読み出し側カウンタ部であり、
読み出しクロック以２にと読み出し位相端＠几ＲＫより
動作する。各カウンタ部１０４．１０５は、位相情報に
よりリセットさｎ１又、クロックをカウントアツプする
ことＹＣよ）シフトレジスタのクロック信号を発生させ
る為のゲート信号１，２．、、、、ｍを発生している。
第２図は第１図に示さｎた一実施例の動作を説明する為
の各部のタイミングチャートである。第２図では一例と
して入力データＤＩＮを出力データＤＯＵＴのような位
相Ｖｃ１度変換している場合を示している。−例として
すｌのシフトレジスタ１０１について説明すると、入力
データＤＩＮのｎ個から構成さｎるデータ人は、ｎ個か
らなる書き込みクロックＷＣＫによりシフトレジスタｌ
ｏｔ内ＫＩｌ込まれる。そしてシフトレジスタ１０１に
誉キ込まｎたデータはｎ個からなる読み出しクロックＲ
ＩｃＫにより ｌ１ｉ１１次読み出さｎ１出力データＤ
ＯＵＴ １２０としてＡを出力する。
の各部のタイミングチャートである。第２図では一例と
して入力データＤＩＮを出力データＤＯＵＴのような位
相Ｖｃ１度変換している場合を示している。−例として
すｌのシフトレジスタ１０１について説明すると、入力
データＤＩＮのｎ個から構成さｎるデータ人は、ｎ個か
らなる書き込みクロックＷＣＫによりシフトレジスタｌ
ｏｔ内ＫＩｌ込まれる。そしてシフトレジスタ１０１に
誉キ込まｎたデータはｎ個からなる読み出しクロックＲ
ＩｃＫにより ｌ１ｉ１１次読み出さｎ１出力データＤ
ＯＵＴ １２０としてＡを出力する。
このような速度変換機能を持ったシフトレジスタをｍ個
設置することにより、第２図に示すＤＯＵＴｆｉ号Ｆｉ
谷易に得られる。
設置することにより、第２図に示すＤＯＵＴｆｉ号Ｆｉ
谷易に得られる。
同、シフトレジスタの段数ｎＶｃついては書キ込み位相
と読み出し位相との位相差で決定すｎば良く、この位相
差が十分におればシフトレジスタ個数ｍは減少させるこ
とができる。
と読み出し位相との位相差で決定すｎば良く、この位相
差が十分におればシフトレジスタ個数ｍは減少させるこ
とができる。
発明の詳細
な説明したように、本発明の速度変換用シフトレジスタ
を複数個設置することにより、容易にＦＩ／ＦＯメモリ
が構成でき、−・−ドウエアの［１゜の面で大きな効果
が得られる。
を複数個設置することにより、容易にＦＩ／ＦＯメモリ
が構成でき、−・−ドウエアの［１゜の面で大きな効果
が得られる。
第１図は本発明の一実施例を示すブロック構成図、第２
図は第１図の各部のタイミングチャートである。 １０１ 、１０２．１０３・・・ｎ段からなるシフトレ
ジスタ％ １０４・・・書キ込み側カウンタ部、１０
５・・・読み出し側カウンタ部
図は第１図の各部のタイミングチャートである。 １０１ 、１０２．１０３・・・ｎ段からなるシフトレ
ジスタ％ １０４・・・書キ込み側カウンタ部、１０
５・・・読み出し側カウンタ部
Claims (1)
- 書き込み位相情報により入力データを順次メモリの０
番地から書き込み、読み出し位相情報により入力データ
の書込み順序に従つて順次メモリ内容を出力するような
ＦＩ／ＦＯメモリにおいて、一時記憶回路として複数個
の速度変換用シフトレジスタを設置し、前記各シフトレ
ジスタの入力を入力データに接続し、出力データを前記
各シフトレジスタの出力の論理和により得るような構成
としたことを特徴とするＦＩ／ＦＯメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60273987A JPS62134881A (ja) | 1985-12-05 | 1985-12-05 | Ｆｉ／ｆｏメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60273987A JPS62134881A (ja) | 1985-12-05 | 1985-12-05 | Ｆｉ／ｆｏメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62134881A true JPS62134881A (ja) | 1987-06-17 |
Family
ID=17535357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60273987A Pending JPS62134881A (ja) | 1985-12-05 | 1985-12-05 | Ｆｉ／ｆｏメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62134881A (ja) |
-
1985
- 1985-12-05 JP JP60273987A patent/JPS62134881A/ja active Pending
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