JPH09214565A - データ送信装置およびデータ受信装置 - Google Patents

Abstract

(57)【要約】 【課題】データ送信装置は、複数ビットからなるワード
単位でバッファメモリに書き込まれているデータを同一
符号抑連続が抑圧された可変長バーストのシリアルデー
タにして送信できるようにし、またデータ受信装置はこ
のようにして伝送されてきたシリアルデータをそのよう
なバッファメモリに書き込めるようにする。 【解決手段】P/S 変換部15は、メモリから読みだされる
パラレルデータを取込み、並直列変換制御信号PSTIM に
従って該パラレルデータをシリアルデータに変換して送
出する。ビットカウンタ22とバイトカウンタ23とからな
るメモリ読出し制御部はバースト期間を指定する送信イ
ネーブル信号オンの間送信クロックを計数して送信ビッ
ト数が1 ワードのビット数に達する度に、次のパラレル
データの読出しを行う。パターン検出回路18が送信デー
タに同一符号連続を検出すると送信クロックの計数とP/
S 変換が1 ビット停止されビット付加部17で反転ビット
を付加して送出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数ビットからな
るワード単位でバッファメモリに書き込まれているデー
タを可変長バーストのシリアルデータとして送信するデ
ータ送信装置、およびこのようにして伝送されてきたシ
リアルデータをそのようなバッファメモリに書き込むこ
とによって受信するデータ受信装置に関する。

【０００２】

【従来の技術】多重分離されたデータなどには、長さが
変化するバーストのシリアルデータとして伝送されるも
のがある。そして、さらに伝送路符号がＮＲＺ符号の場
合には、同一符号連続を抑圧して受信信号からクロック
再生が行えるように、送出データに所定ビット以上の同
一符号連続（“０”連続、“１”連続など）があると、
その直後に該同一符号値を反転した付加ビットを挿入し
て送信するようにしている。

【０００３】このようにして伝送される信号からデータ
処理等のために真のデータだけを取り出して、バッファ
メモリに書き込むことによって受信するデータ受信装
置、あるいは、バッファメモリに書き込まれている真の
データを上記のような信号にして送信するデータ送信装
置の従来技術は以下の如くであった。

【０００４】図７は、従来のデータ送信装置およびデー
タ受信装置を示す図であり、便宜上同一図面で送信側と
受信側とを示してある。図の左側が受信装置、右側が送
信装置である。

【０００５】図において、31はバッファメモリ（ＲＡ
Ｍ）で、１アドレス1 ビット( ワード長 1ビット) でワ
ード数Ｌのメモリであり、送受されるデータがビット単
位で書き込まれている。送信装置は、送信可能期間を示
す送信イネーブル信号と送信ビットレートに同期した送
信クロックを受けて、このＲＡＭ31からデータを読み出
し、上記の同一符号連続禁止信号に変換して、イネーブ
ル信号がオンの間のバーストでビットシリアルに送出す
るものである。パターン検出部42はＲＡＭ31から読出さ
れるシリアルデータを監視し、所定ビットの同一符号連
続を検出すると検出信号を読出しアドレス生成部41に与
えるとともに、。読出しアドレス生成部41は、送信イネ
ーブル信号がオンの間は、送信クロック毎にインクリメ
ントする読出しアドレスを生成してＲＡＭ31に与えるの
で、ＲＡＭ31からビット単位でデータが読出されること
になる。パターン検出部42が所定ビットの同一符号連続
を検出すると、読出しクロック生成部41は、アドレスイ
ンクリメントを読出しを１クロック間停止し、またビッ
ト付加部43は該同一符号値を反転した値の付加ビットを
挿入することによって可変長バーストでかつ同一符号連
続が抑圧されたシリアルデータを出力する。

【０００６】データ受信装置は、上記の如く生成された
シリアルデータを受信し、付加ビットを削除したデータ
をメモリ31に書き込むことによって受信する。即ち、51
は書込みアドレス生成部、52はパターン検出部である。
書込みアドレス生成部51は、受信信号から再生した受信
ビット列に同期した受信クロックと、受信信号系列のう
ちの有意ビット、即ち真のデータと付加ビットのビット
位置を示す受信イネーブル信号と、パターン検出部52か
らの検出信号とを受け、イネーブル信号がアクティブの
間、受信クロックを計数して計数値をアドレスとしてＲ
ＡＭ31に出力する。そして、パターン検出部52は入力信
号に所定ビットの同一符号連続を検出すると検出信号を
アドレス生成部51に送出する。書込みアドレス生成部51
は次のビットタイミングで、計数を停止するとともにRA
M31 を書込みイネーブルとする。これによって、入力信
号内に含まれる付加ビット、即ち、所定ビット同一符号
連続後に付加されていた、真のデータではない付加ビッ
トの書込みが禁止され、真のデータだけが連続したアド
レスに書き込まれる。

【０００７】

【発明が解決しようとする課題】上記従来のデータ送信
装置およびデータ受信装置は、１ワード１ビットのバッ
ファメモリにビット単位でアクセスするため、伝送ビッ
トレートの高速化しようとしても、ＲＡＭの書込み読出
しの高速化が不可能であるという課題があった。またバ
ッファメモリとして、一般的な複数ビット／１ワード構
成のメモリを使用できず、１ワード１ビット構成のメモ
リに限定されるため、膨大なアドレスを必要とするので
フレキシブルに回路設計ができないという課題もあっ
た。

【０００８】

【課題を解決するための手段】上記課題を解決するため
に、本発明のデータ送信装置は、１ワードが複数ビット
からなる複数ワードを記憶する記憶手段に書き込まれて
いるデータを可変長バーストのシリアルデータとして出
力できるようにする。このためにデータ送信装置は、記
憶手段から読みだされるパラレルデータを取込み、並直
列変換制御信号に従って該パラレルデータをシリアルデ
ータに変換して送出する並直列変換手段と、シリアルデ
ータ送信可能期間を示す送信イネーブル信号を受け、該
送信イネーブル信号がオンの期間中、送出ビット数を計
数して該計数値に対応して性成した前記並直列変換制御
信号を前記並直列変換手段に与えるとともに該計数値が
前記複数ビットに達する度に、更新された読出しアドレ
スを前記記憶手段に与えかつ前記並直列変換手段に取込
み動作を行わしめるメモリ読出し制御手段とを有するよ
うに構成する。このように、記憶手段からの１ワード分
の複数ビットの読出しタイミングを、送信バースト長の
変化に対応させてビット単位に制御するので１ワードが
複数ビットからなる一般的なメモリを使用でき、また送
信ビットレートの高速化が図れる。そしてさらに、送出
されるシリアルデータを監視して特定のビットパターン
を検出する送信側パターン検出手段と、前記特定のビッ
トパターンが検出された直後の送出データに所定のビッ
ト値を挿入する付加ビット挿入手段とを設け、読出しメ
モリ制御手段は、前記挿入された付加ビットを送出ビッ
トとして計数しないように構成するので、同一符号連続
時に反転ビットを付加できるようになりセルフクロック
可能なシリアルバーストデータを送信できる。

【０００９】また、本発明のデータ受信装置は、データ
が有意であることを示す受信イネーブル信号を伴って入
力する可変長バーストのシリアルデータを１ワードが複
数ビットからなる複数ワードを記憶する記憶手段に書き
込めるようにする。このため、データ受信装置は、受信
イネーブル信号がオンの期間のみ入力シリアルデータを
取込み前記複数ビットのパラルデータに変換して前記記
憶手段に与える直並列変換手段と、受信イネーブル信号
がオンの期間の入力ビット数を計数し該計数値が前記複
数ビットに達する度に、更新された書込みアドレスを前
記メモリに与えかつ前記直並列変換手段が出力するパラ
レルデータを更新せしめる書込みメモリ制御手段とを有
する構成とする。これにより、バーストの受信シリアル
データの有意ビットのみがワード単位にアクセスする記
憶手段に書き込まれるので、前記課題が解決される。ま
たさらにデータ受信装置は、入力するシリアルデータか
ら特定のビットパターンを検出するパターン検出手段と
が設けられ、かつ読出しメモリ制御手段は、前記受信イ
ネーブル信号がオンであっても前記特定のビットパター
ンを検出した直後の受信データを非有意ビットとして扱
うように構成されいるので、同一符号連続を抑止するた
めに送信側で挿入された付加ビットを削除して真のデー
タのみを受信することができる。

【００１０】

【発明の実施の形態】以下添付図面により本発明の実施
例を説明する。図１は本発明のデータ送信装置の実施例
構成図である。この実施例は1 ワード8 ビットのバッフ
ァメモリ（ＲＡＭ）からデータを読みだしてシリアルデ
ータに変換し、同一符号値が５ビット連続した場合に、
次のビットに連続符号値を反転した値のビットを付加し
て、読出しイネーブル信号がアクティブの間連続して、
送信クロックに同期して送出するものである。図におい
て、11はフリップフロップ、12はビットカウンタ、13は
バイトカウンタ（アドレスカウンタ）、14はデコーダ、
15はパラレル／シリアル変換部、16はAND ゲート、17は
ＥＸ−ＯＲ、18はパタンー検出回路、19はフリップフロ
ップ、20はインバータである。なお図示しないが、これ
らの各構成要素には、送信クロックが必要に応じて供給
されておりこの送信クロックの変化点に同期して所定の
動作を行うものである。

【００１１】フリップフロップ11は、８系列のフリップ
フロップからなり８ビットのワード単位でメモリから出
力されているパラレルデータであるＲＡＭ読出しデータ
をラッチパルスにより取り込む。ビットカウンタ12はモ
ジュロ８カウンタで、イネーブル入力Ｅがアクティブの
ときに、送信クロックを計数し８ビット毎にキヤリＣＯ
を出す。バイトカウンタ13はイネーブル入力がアクティ
ブの時に、キャリＣＯを計数し計数値をＲＡＭに読出し
アドレスとして供給する。

【００１２】デコーダ14は、ビットカウンタ12の計数値
を受けデコードして一時点では何れか一つがアクティブ
となる８系列の変換タイミング信号PSTIM7〜0 を生成し
てＰ／Ｓ変換部15に供給する。Ｐ／Ｓ変換部15は、例え
ば８入力１出力のセレクタからなり、フリッププロップ
11からの８系列のパラレル信号のうちから変換タイミン
グ信号PSTM7 〜0 により指定された一つを選択して出力
する。パターン検出回路18は、Ｐ／Ｓ変換部15から出力
されるビットシリアル信号が入力し、予め定められてい
るビット数、同一符号値が連続したことを検出すると連
続検出信号PTNDETを出力する。フリップフロップ19はイ
ネーブル信号がアクティブであればこの検出信号を次の
クロックで取り込むことによって連続検出信号PTNDETを
1 ビット遅らせた遅延連続検出信号として、ＥＸ−ＯＲ
17に与える。ＥＸ−ＯＲ17は、Ｐ／Ｓ変換部15からのシ
リアル信号を受け、検出信号PTNDETがノンアクティブの
ときはそのまま、またアクティブのときはビット値を反
転して出力する。後述するように、検出信号がアクティ
ブとなるとそのときオンの変換タイミング信号PSTIM が
２ビット継続するので、Ｐ／Ｓ変換部から連続符号と同
じ値のビットが１ビット余分に出力される。そこで、こ
の余分ビットを反転することにより同一符号連続のビッ
ト値の反転ビットを連続ビットの直後に挿入することに
なる。

【００１３】次に、図２、３のタイムチャートで上記信
号生成回路の動作を説明する。図２は読出しデータに同
一符号連続が無く、反転ビットを付加しないバーストシ
リアルデータを生成する場合である。送信イネーブル信
号は、データ送信可能期間を指示する信号でデータ送出
先など外部から与えられ、ビットカウンタはこのイネー
ブル期間中、(A) の如く読出しクロックを計数してデコ
ーダに供給する。デコーダは計数値をデコードしてＦの
８相のＰ／Ｓ変換タイミング信号PSTIM0〜7 を生成す
る。このうちPSTIM7はラッチパルスとして、その時点で
メモリから出力されている８ビットのパラレルデータを
フリップフロップ11にラッチさせる。Ｐ／Ｓ変換部15
は、前段のフリップフロップ11から入力されている８ビ
ットのパラレルデータａ〜ｈ、ｉ〜p 等から、Ｐ／Ｓ変
換タイミング信号PSTIM0〜7 がオンのビットを選んで
(B) の如く出力する。そしてイネーブル信号がディスイ
ネーブルになっている期間（図の例では、カウンタが２
周目の５が終わった時点から９ビット長の間）では、カ
ウンタは歩進を停止し、計数値は６のまま継続する。従
って、PSTIM 6 のオン状態が継続するので、Ｐ／Ｓ変換
部はそのときの出力“ｏ”を９クロック長にわたって連
続して出力し新たなＰ／Ｓ変換は行わない。

【００１４】次に、図３はパターン検出がある場合のタ
イムチャートである。パターン検出回路は、イネーブル
信号がオンの時にＰ／Ｓ変換部から連続して出力される
シリアルデータに、符号値の変化がない状態が例えば５
ビット連続するビットパターン（図の（C)のｆ〜ｊ）を
検出して(D) に示すパターン検出信号PTNDETを出す。PT
NDETはインバータ20で反転されてＡＮＤゲート16に与え
られイネーブル信号をＯＦＦにするので、ビットカウン
タとバイトカウンタは計数を停止し、そのときオンであ
ったPSTIM1はさらに１クロックの間、オンが継続する。
したがってＰ／Ｓ変換部かららデータビットｊが２ビッ
ト継続して出力される。またPTNDETはフリップフロップ
19により1 クロック遅らされて(E) の反転制御パルスと
なり、次のクロックタイミングで、ＥＸ−ＯＲ17に与え
られ前クロックから継続して出力されているビットJ の
値を反転させことにより付加ビットを挿入する。

【００１５】アドレス生成部は（イ）時点から、データ
８ビットにディスイネーブル期間の９ビットと付加ビッ
ト１ビットの期間を付加した１８ビット経過した時点
（ロ）で、アドレス更新、およびデータラッチを指示す
る。

【００１６】これにより、送信イネーブル信号で指定さ
れた期間だけ、同一符号連続が抑圧されたビットシリア
ルの送信データが出力される。次に図４〜６により本発
明の受信装置を説明する。

【００１７】図４は本発明のデータ受信装置の実施例構
成図である。この実施例はデータが有意であることを示
す受信イネーブル信号を伴って入力する可変長バースト
のシリアルデータを受信して、1 ワード８ビットのバッ
ファメモリ（ＲＡＭ）に書き込むものである。そして、
この受信シリアルデータには、前記の送信装置で説明し
たようにビットシリアルの真のデータに、同一符号値
が、例えば、５ビット連続した場合に、次のビットに連
続符号値を反転した値のビットが送信側により挿入され
ているので、この反転ビットを除いた真のデータのみを
ＲＡＭに書込む。

【００１８】図において、21はパターン検出回路、22は
ビットカウンタ、23はバイトカウンタ( アドレスカウン
タ) 、24はデコーダ、25はシリアル／パラレル変換部、
26はフリップフロップ、27はAND ゲート、28はインバー
タである。なお図示しないが、これらの各構成要素に
は、受信データに同期した受信クロックが必要に応じて
供給されておりこの受信クロックの変化点に同期して所
定の動作を行うものである。

【００１９】パターン検出回路21は、受信バーストデー
タ中( イネーブル信号がアクティブの期間中) に、同一
符号即ち“０”または“１”が５ビット連続するビット
パターンを検出するとそのクロックタイミングにアクテ
ィブ“１”のパターン検出信号PTNDETを出力する。ビッ
トカウンタ22はモジュロ８カウンタで、イネーブル入力
Ｅがアクティブのときに、受信クロックを計数し８ビッ
ト毎にキヤリＣＯを出す。バイトカウンタ23はイネーブ
ル入力がアクティブの時に、キャリを計数し計数値をバ
ッファメモリに書込みアドレスとして与える。

【００２０】デコーダ24は、ビットカウンタ22の計数値
を受け、デコードして計数値が７に達したときアクティ
ブ“１”となるラッチパルスを出力する。Ｓ／Ｐ変換部
25は、例えばシリアル１入力パラレル８出力の８段のシ
フトレジスタよりなり、イネーブル入力Ｅがアクティブ
の時に入力されているシリアルデータを受信クロック毎
に1 ビットずつ順次取込み各段での保持ビットを１段シ
フトさせて８パラレルデータとして出力する。フリップ
フロップ26は、Ｓ／Ｐ変換部25からの８ビットの出力を
それぞれ受ける８系列のフリップフロップからなり、デ
コーダ24からのラッチパルスがオン時に受信クロックに
よって入力データを取込み、保持してＲＡＭに書込みデ
ータとして与える。ＡＮＤゲート27には、パターン検出
信号PTNDETをインバータ28により反転した信号と受信イ
ネーブル信号とが入力し、パターン検出時以外はイネー
ブル信号をビットカウンタ22、バイトカウンタ23、Ｓ／
Ｐ変換部25のそれぞれイネーブル入力に与える。

【００２１】次に、図５、図６のタイムチャートで上記
受信装置の動作を説明する。図５は受信シリアルデータ
に同一符号連続が無く、受信したデータを全て書き込む
場合である。受信イネーブル信号は、入力線上の信号の
内からバースト部分である有意ビットを指定するもので
外部から与えられる。ビットカウンタはこのイネーブル
期間中、(A) の如く読出し受信クロックを計数してデコ
ーダに供給する。デコーダは計数値をデコードして計数
値が７のときにラッチパルスを出力する。このラッチパ
ルスによりそのときＳ／Ｐ変換部25から出力されている
(F) の８ビットのパラレルデータａ〜ｈ，ｉ〜ｐ等がフ
リップフロップ26にラッチされ、次のラッチパルスまで
の間、継続してＲＭＡ書込みデータとして与えられる。
そしてそのときのバイトカウンタ23の計数値で指定され
たＲＭＡの書込みアドレスに１ワードのデータとして所
定に書き込まれる。

【００２２】以上の如く、受信イネーブル信号がデイス
イネーブルの期間中は、Ｓ／Ｐ変換部25は入力データを
取り込まないし、また有意データが８ビット取り込んだ
時点でラッチパルスが与えられるので真のデータだけを
バッファメモリに書き込むことができる。

【００２３】次に、図６は受信シリアルデータにパター
ン検出がある場合のタイムチャートである。パターン検
出回路21は、イネーブル信号がオンの時に送信側から受
信したシリアルデータに、符号値の変化がない状態が例
えば５ビット連続するビットパターン（図の(F) のｅ〜
ｉに相当）を検出して直後のクロックタイミングでパタ
ーン検出信号PTNDETを出す。PTNDETはインバータで反転
されてＡＮＤゲート27に与えられイネーブル信号をオフ
にするので、ビットカウンタとバイトカウンタは計数を
停止し、Ｓ／Ｐ変換部25はそのクロックで取り込むべき
ビットj の取込みを停止し、各段間のビットシフトも停
止する。従って、送信側で付加された反転ビットj は無
視され、真のデータのみが取り込まれることになる。

【００２４】以上、本発明の実施例を説明したが、本発
明のバッファメモリは１ワード８ビットのものに、また
同一符号連続が５ビットに、また付加ビットが１ビット
に限定されるものではなく、発明の趣旨を損なわない範
囲で任意の数値を取りうることは勿論である。

【００２５】

【発明の効果】本発明のデータ送信装置およびデータ受
信装置によれば、複数ビットからなるワード単位でバッ
ファメモリに書き込まれているデータを可変長バースト
のシリアルデータとして送信する、あるいはこのように
して伝送されてきたシリアルデータをそのようなバッフ
ァメモリに書き込むことによって受信すること、が可能
となり、１ワード複数ビット構成の一般的なメモリが使
用できるきで、送受するシリアルデータのビットレート
の高速化が可能とり、かつ回路設計の柔軟性が向上する
いう効果がある。また、伝送信号に同一符号連続が抑止
されたシリアルデータが送受できるので、ＮＲＺ符号を
用いた伝送においても受信側でクロック再生が可能とな
るという効果がある。

【図面の簡単な説明】

【図１】本発明のデータ送信装置の実施例構成図

【図２】図１の動作タイムチャート（パターン非検出
時）

【図３】図１の動作タイムチャート（パターン検出時）

【図４】本発明のデータ受信装置の実施例構成図

【図５】図４の動作タイムチャート（パターン非検出
時）

【図６】図４の動作タイムチャート（パターン検出時）

【図７】従来のデータ送信装置およびデータ受信装置を
示す図

【符号の説明】

11,19,26…フリップフロップ、18,21 …パターン検出回
路、15…パラレル/ シリアル変換部、25…シリアル/ パ
ラレル変換部、12,22 …ビットカウンタ、13,23…バイ
トカウンタ( アドレスカウンタ) 、31…バッファメモリ
（ＲＡＭ）

Claims (4)

【特許請求の範囲】
1. 【請求項１】１ワードが複数ビットからなる複数ワード
   を記憶する記憶手段に書き込まれているデータを可変長
   バーストのシリアルデータとして出力するデータ送信装
   置であって、 前記記憶手段から読みだされるパラレルデータを取込
   み、並直列変換制御信号に従ってシリアルデータに変換
   して送出する並直列変換手段と、 シリアルデータ送信可能期間を示す送信イネーブル信号
   を受け、該送信イネーブル信号がオンの期間中、送出ビ
   ット数を計数して該計数値に対応して生成した前記並直
   列変換制御信号を前記並直列変換手段に与えるとともに
   該計数値が前記複数ビットに達する度に、更新された読
   出しアドレスを前記記憶手段に与えかつ前記並直列変換
   手段に取込み動作を行わしめるメモリ読出し制御手段
   と、を有することを特徴とするデータ送信装置。
2. 【請求項２】請求項１記載のデータ送信装置であって、
   さらに、 前記送出されるシリアルデータを監視して特定のビット
   パターンを検出する送信側パターン検出手段と、 前記特定のビットパターンが検出された直後の該シリア
   ルデータに所定のビット値を挿入して送出する付加ビッ
   ト挿入手段とを有し、 前記読出しメモリ制御手段は、前記挿入された付加ビッ
   トを前記送出ビットとして計数しないように構成されて
   いることを特徴とするデータ送信装置。
3. 【請求項３】データが有意であることを示す受信イネー
   ブル信号を伴って入力する可変長バーストのシリアルデ
   ータを１ワードが複数ビットからなる複数ワードを記憶
   する記憶手段に書き込むデータ受信装置であって、 前記受信イネーブル信号がオンの期間のみ前記シリアル
   データを取込み前記複数ビットのパラルデータに変換し
   て前記記憶手段に与える直並列変換手段と、 前記受信イネーブル信号がオンの期間の入力ビット数を
   計数し該計数値が前記複数ビットに達する度に、更新さ
   れた書込みアドレスを前記メモリに与えかつ前記直並列
   変換手段が出力するパラレルデータを更新せしめる書込
   みメモリ制御手段と、を有することを特徴とするデータ
   受信装置。
4. 【請求項４】請求項３記載のデータ受信装置であって、
   さらに、 入力するシリアルデータから特定のビットパターンを検
   出するパターン検出手段を有し、 前記受信イネーブル信号がオンであっても前記特定のビ
   ットパターンを検出した直後には、前記直並列変換手段
   は、前記シリアルテータの取込みを停止するように、ま
   た前記読出しメモリ制御手段は、入力ビット数の計数を
   停止するように、それぞれ構成されていることを特徴と
   するデータ受信装置。