JPH0410101B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はメモリのアドレス設定方式に関し、特
にメモリ拡張時におけるメモリ空間割付けに適用
して好適なメモリアドレス設定方式に関するもの
である。

（従来の技術） 従来、メモリ拡張時において、拡張メモリの物
理アドレスが既に割付けられているメモリの物理
アドレスと重ならない様にするため、シヨート線
やデイプスイツチなどでメモリアドレスを設定し
メモリアドレス（メモリ空間）を割付けていた。

第９図は回路が複数のプリント基板パツケージ
に分割され、母基板１上に挿抜可能なコネクタ
２，３，４，５からなるスロツト６，７，８，９
を介して実装されるものである。説明簡易化のた
め、メモリ用としてスロツトNo.１−６、スロツト
No.２−７、スロツトNo.３−８の３スロツトが用意
されているものとし、スロツトNo.４−９には本案
に関係のない適宜回路を含むプリント基板パツケ
ージ１３が実装されているものとする。更に、説
明簡易化のため、使用可能メモリ基板としてメモ
リ容量ＡのメモリＡ基板３枚、メモリ容量Ｂのメ
モリＢ基板２枚が用意されているものとする（メ
モリ容量Ｂはメモリ容量Ａの２倍の容量とする）。

第１０図に、以上の条件によるメモリ割付け状
態を示す。例えば、状態は、メモリ用の任意ス
ロツトにメモリＡ基板１枚を装着した場合のメモ
リ割付け状態でありこのときのメモリ空間は総メ
モリ空間○アである。また、状態、′はメモリ
用任意スロツトにメモリＡ基板１枚、メモリＢ基
板を１枚装着した場合のメモリ割付け状態であ
り、このときのメモリ空間は総メモリ空間○ウであ
る。また状態、′、″は、メモリ用任意スロ
ツトにメモリＡ基板を１枚メモリＢ基板を２枚装
着した場合のメモリ割付け状態であり、このとき
のメモリ空間は、総メモリ空間○オである。他の状
態も同様、第１０図に示すようなメモリ空間に割
付けられる。尚、第１０図中、アドレス１〜６の
大小関係は次のとおりである：アドレス１＜アド
レス２＜アドレス３＜アドレス４＜アドレス５＜
アドレス６。

第１１図Ａは従来のメモリ基板のメモリ空間割
付け方式のメモリアドレス選択部の一構成例のブ
ロツク図、及び第１１図Ｂはメモリ基板割付け状
態とメモリ基板のシヨート線の設定を示す図であ
る。なお、メモリＡ基板とメモリＢ基板のメモリ
アドレス選択部は同じ構成である。第１１図Ａに
おいて、メモリ空間選択信号（これが出力される
とき、ロウレベルとなる）はメモリアドレス信号
１４をデコーダ１５にてデコードすることにより
生成される。

この方式を用いるとき、第１１図Ａのシヨート
線１６のみを追加したメモリＡ基板をメモリ用任
意スロツトに挿入すればメモリ空間○カ選択信号２
１のみが出力され、相当するメモリアドレス信号
１４入力時のみメモリをアクセスし、第９図メモ
リ空間割付け状態が得られる。また、上記メモ
リＡ基板と、シヨート線１７，１８を追加したメ
モリＢ基板をメモリ用任意スロツトに挿入すれ
ば、このメモリＢ基板では、メモリ空間○キ、○ク選
択信号２２，２３が出力され上記メモリＡ基板と
合わせた相当するメモリアドレス信号１４入力時
のみメモリをアクセスし、第９図メモリ空間割付
け状態が得られる。

また、上記メモリＡ基板、メモリＢ基板と、更
にシヨート線１９，２０を追加したメモリＢ基板
をメモリ用任意スロツトに挿入すれば、このメモ
リＢ基板ではメモリ空間○ケ、○コ選択信号２４，２
５が出力され、前記メモリＡ基板と前記メモリＢ
基板とを合わせた相当するメモリアドレス信号１
４入力時のみメモリをアクセスし、第９図メモリ
空間割付け状態が得られる。また、シヨート線
２０を追加したメモリＡ基板と、シヨート線１
６，１７を追加したメモリＢ基板と、シヨート線
１８，１９を追加したメモリＢ基板をメモリ用任
意スロツトに挿入すれば、相当するメモリアドレ
ス信号１４入力時にメモリ空間○カ、○キ、○ク、○ケ
、
○コ選択信号２１〜２５がそれぞれ出力され、第９
図メモリ空間割付け状態″が得られる。

（発明が解決しようとする問題点） しかしながら、上述したように、シヨート線や
デイプスイツチなどでメモリアドレスを設定する
場合は、設定内容を予じめ知つておく必要があり
またメモリ容量により設定が異なるため、設定を
誤まるという欠点があつた。

本発明は、以上述べたメモリアドレス設定用の
シヨ−ト線やデイプスイツチなどを除去し、メモ
リアドレスを自動で割付けることによりメモリア
ドレスの設定誤まりをなくすことを目的とする。

（問題点を解決するための手段） 本発明は複数のメモリ基板が複数のスロツトを
介して実装可能な場合におけるメモリアドレスの
設定に係る。

本発明は第１〜第３の手段を設けて構成され
る。

第１の手段は、スロツト位置を指定する情報を
各スロツト個々に供給する。この第１の手段は、
例えばスロツトが設けられている母基板に設けら
れる。

第２及び第３の手段は各メモリ基板に設けられ
る。

第２の手段は、自己のメモリ基板の実装の有無
及びメモリ容量の種別を自己のメモリ基板より後
段の全てのメモリ基板に伝達・表示する。

第３の手段は、スロツト位置を指定する情報と
自己のメモリ基板より前段の全てのスロツトから
伝達・表示されたメモリ基板の実装の有無及びメ
モリ容量の種別とに基づき自己のメモリ基板のメ
モリアドレスを決定する。

（作用） スロツトに実装されている各メモリ基板は、第
１の手段から得られたスロツト位置を指定する情
報によつて、自己のメモリ基板が実装されている
スロツト位置を知る。また、実装されている各メ
モリ基板は第２の手段によつて自己が実装されて
いること及びそのメモリ容量を表示して他の実装
されているメモリ基板に伝達する。そして、実装
されている各メモリ基板の第３の手段は、第１の
手段から得られたスロツト位置を指定する情報と
他のメモリ基板から伝達・表示された各スロツト
におけるメモリ基板の実装の有無及びメモリ容量
とに基づき、自己のメモリ基板のメモリアドレス
を決定する。

従つて、メモリを拡張する場合のメモリアドレ
スの設定を自動的に行うことができる。

（実施例） 以下本発明を実施例に基づき図面を参照して詳
細に説明する。

第１図は本発明の一実施例を示すブロツク図で
ある。説明簡易化のため、前記同様メモリ用スロ
ツトはスロツトNo.１、スロツトNo.２、スロツトNo.
３の３スロツトとし、使用できるメモリ基板はメ
モリＡ基板３枚、メモリＢ基板２枚があるものと
する。第１図はメモリ基板２６がスロツト２９
へ、メモリ基板２７がスロツト３０へ、そしてメ
モリ基板２８がスロツト３１へそれぞれ挿入され
ている状態を示している。３２はコネクタ、母基
板上、あるいは他のプリント基板パツケージなど
のメモリ基板の外部に設けられているスロツトNo.
指定機構であり、ここではスロツト２９はNo.１、
スロツト３０はNo.２、スロツト３１はNo.３という
ようにスロツト位置を指定している。３３は他の
スロツトに挿入されているメモリ基板の状態を伝
える情報伝達ラインであり、コネクタ間を適宜接
続している。

次に、メモリ基板内の動作について説明する。

メモリ基板２６，２７，２８の認識部３４，３
５，３６はまずスロツトNo.指定機構３２からの情
報により自分のスロツトNo.を認識する。そしてス
ロツトNo.１−２９の場合には、情報伝達ライン３
３に影響されず自分のメモリ空間を決定する。ス
ロツトNo.２−３０の場合には、情報伝達ライン３
３を介してスロツトNo.１−２９のメモリ基板２６
の有無、およびそのメモリ基板の容量の種別の情
報により、自分のメモリ空間を決定する。スロツ
トNo.３−３１の場合には情報伝達ライン３３を介
したスロツトNo.１−２９のメモリ基板２６の有
無、およびそのメモリ基板の容量の種別、さらに
スロツトNo.２−３０のメモリ基板２７の有無、お
よびそのメモリ基板の容量の種別の情報により、
自分のメモリ空間を決定する。メモリ基板２６，
２７，２８の表示部３７，３８，３９は、自分の
スロツトにおけるメモリ基板の存在、およびメモ
リ容量の種別を表示する。

第２図ＡはメモリＡ基板の認識部のブロツク
図、第２図ＢはメモリＢ基板の認識部のブロツク
図である。また、第３図Ａ及びＢはそれぞれメモ
リＡ基板及びメモリＢ基板の認識部の機能を示す
流れ図である。

第２図Ａにおいて、スロツトNo.指定機構３２か
らのスロツトNo.指定信号４０と、スロツトのメモ
リ基板状態を示すスロツトNo.１状態信号４１と、
スロツトNo.２状態信号４２をもとに、第３図Ａの
流れ図のような機能をもつメモリＡ基板認識部４
３にて、メモリ空間の割付け状態を認識し、メモ
リ空間○カ〜○コ選択信号４４〜４８を出力する。第
２図ＢのメモリＢ基板認識部５２では、同様にス
ロツトNo.指定信号４０と、スロツトNo.１状態信号
４１と、スロツトNo.２状態信号４２をもとに、第
３図Ｂの流れ図のような機能をもつメモリＢ基板
認識部５２にてメモリ空間の割付け状態を認識
し、メモリ空間○サ〜○セ選択信号５３〜５６を出力
する。

第４図ＡはメモリＡ基板の表示部のブロツク図
及び第４図ＢはメモリＢ基板の表示部のブロツク
図である。第５図Ａ及びＢはそれぞれメモリＡ基
板及びメモリＢ基板の表示部の機能を示す流れ図
の一例である。

第４図Ａを説明する。ここでは、スロツトNo.指
定信号４０をもとに第５図Ａの流れ図の機能をも
つメモリＡ基板表示部５７にて基板の状態表示を
する。第４図ＢのメモリＢ基板表示部５９では、
メモリＡ基板表示部５９にて基板の状態表示をす
る。なお、第４図Ａ及びＢのスロツトNo.判断に係
るステツプにおいて３が指定された場合は表示部
は何ら状態表示を行なわない。

例えば、スロツトNo.１にメモリＡ基板を、スロ
ツトNo.２、３にメモリＢ基板をそれぞれ挿入した
とする。スロツトNo.１のメモリＡ基板表示部５７
では第５図Ａに従いスロツトNo.１におけるメモリ
Ａ基板の存在を示すスロツトNo.１状態信号４１
を、スロツトNo.２のメモリＢ基板表示部５９では
第５図Ｂに従いスロツトNo.２におけるメモリＢ基
板の存在を示すスロツトNo.２状態信号４２を、情
報伝達ライン３３を介して他スロツトのメモリ認
識部へ伝える。

スロツトNo.１のメモリＡ基板認識部４３では、
第３図Ａの流れ図に従いメモリ空間○カ選択信号４
４を出力し、相当するメモリアドレス信号入力時
のみメモリをアクセスする。スロツトNo.２のメモ
リＢ基板認識部５２では、第３図Ｂの流れ図に従
いメモリ空間○シ選択信号５４を出力し、相当する
メモリアドレス信号入力時のみメモリをアクセス
する。スロツトNo.３のメモリＢ基板認識部５２で
は、第３図Ｂの流れ図に従いメモリ空間○セ選択信
号５６を出力し、相当当するメモリアドレス信号
入力時のみメモリをアクセスする。

以上のようにして、メモリ空間は第９図のメモ
リ空間の割付け状態のように割付けられ、総メ
モリ空間○オが得られる。

また別の例としてスロツトNo.１、スロツトNo.２
にメモリＢ基板をスロツトNo.３にメモリＡ基板を
挿入した場合、スロツトNo.１のメモリＢ基板の表
示部５９では第５図Ｂの流れ図に従いスロツトNo.
１におけるメモリＢ基板の存在を示すスロツトNo.
１状態信号４１を、スロツトNo.２のメモリＢ基板
表示部５９では第５図Ｂの流れ図に従いスロツト
No.２におけるメモリＢ基板の存在を示すスロツト
No.２状態信号４２を、それぞれ情報伝達ライン３
３を介して他スロツトのメモリ認識部へ伝える。

スロツトNo.１のメモリＢ基板認識部５２では第
３図Ｂの流れ図に従いメモリ空間○サ選択信号５３
を出力し、相当するメモリアドレス信号入力時の
みメモリをアクセスする。スロツトNo.２のメモリ
Ｂ基板の認識部５２では第３図Ｂの流れ図に従い
メモリ空間○ス選択信号５５を出力し、相当するメ
モリアドレス信号入力時のみメモリをアクセスす
る。スロツトNo.３のメモリＡ基板の認識部４３で
は第３図Ａの流れ図に従いメモリ空間○コ選択信号
４８を出力し、相当するメモリアドレス信号入力
時のみメモリをアクセスする。

以上のようにして、メモリ空間は第８図のメモ
リ空間の割付け状態″のように割付けられ、総
メモリ空間○オが得られる。その他のメモリ割付け
状態も適宜メモリ基板をメモリ用適宜スロツトに
挿入することにより得られそれに対する総メモリ
空間を得ることができる。

次に、具体例について説明する。

第６図ＡはスロツトNo.指定機構の、第６図Ｂは
メモリ基板の認識部の、第６図Ｃはメモリ基板の
表示部の、それぞれ一構成例を示す回路図であ
る。ここで、表示部の回路図中のシヨート線はメ
モリＢ基板にのみ着装されている。従つて、メモ
リＡ基板の表示部の出力はフローテイング状態と
なる。使用可能なメモリ基板はメモリ容量Ａの基
板３枚、メモリ容量Ｂの基板２枚が用意されてい
るものとする。また、メモリ基板のスロツト挿入
状態は、スロツトNo.１、No.２、No.３の順に若番か
ら詰めて挿入されているものとし、メモリＡ基板
は、メモリＢ基板の挿入されているスロツトNo.よ
り常に若番に位置するものとする。なお、図中、
ORはORゲート、ANDはANDゲート、NAND
はNANDゲート、INVはインバータ、及びＤは
ドライバを示す。

第７図に以上の条件による場合の、スロツト挿
入状態とそれに対するメモリ割付け状態を示す。
例えば、第７図の挿入状態のとき、すなわち、
スロツトNo.１にメモリＡ基板、スロツトNo.２にメ
モリＢ基板を挿入したときの各部の状態を次に説
明する。スロツトNo.指定機構３２はスロツトNo.１
のコネクタにスロツトNo.１信号を、スロツトNo.２
のコネクタにスロツトNo.２信号を、スロツトNo.３
のコネクタにスロツトNo.３信号を与えている。ス
ロツトNo.１に挿入されているメモリＡ基板の表示
部５７のメモリＢ−１（スロツトNo.１状態信号４
１に相当）、及びメモリＢ−２（スロツトNo.２状態
信号４２に相当）の出力信号はともにフローテイ
ング状態、スロツトNo.２に挿入されているメモリ
Ｂ基板表示部５９のメモリＢ−１信号は、フロー
テイング状態、メモリＢ−２信号はロウレベル状
態となつている。従つて、情報伝達ライン３３で
のメモリＢ−１信号はフローテイング状態、メモ
リＢ−２信号はハイレベルとなつている。

次に、スロツトNo.１のメモリＡ基板認識部４３
の入力信号は、スロツトNo.指定機構３３からはス
ロツトNo.１信号（ロウレベル）のみが入力される
ので、メモリアドレス１選択信号を出力しこの基
板によるメモリ空間は○ソとなる。スロツトNo.２の
メモリＢ基板認識部５２の入力信号は、スロツト
No.２信号（ロウレベル）のみが入力され、メモリ
Ｂ−１信号がハイレベル状態のため、メモリアド
レス２選択信号を出力し、この基板によるメモリ
空間は○トとなり、総メモリ空間が得られる。第８
図にその他のメモリ割付け状態を示す。

（発明の効果） 以上説明したように、本発明によれば、スロツ
ト位置を指定する情報を各スロツト個々に供給す
る手段を設けるとともに、各メモリ基板に、自己
のメモリ基板の実装の有無及びメモリ容量の種別
を自己のメモリ基板より後段の全てのメモリ基板
に伝達・表示する手段を設けたので、メモリ基板
が実装されていない空きスロツトが存在したとし
てもメモリアドレスの設定が可能であり、さらに
スロツト位置を指定する情報と自己のメモリ基板
より前段の全てのスロツトから伝達・表示された
メモリ基板の実装の有無及びメモリ容量の種別と
に基づき自己のメモリ基板のメモリアドレスを設
定するので、複数のメモリ基板のアドレス情報を
同時に設定することができ、迅速なアドレス設定
ができる。しかも、従来のようにシヨート線やデ
イプスイツチなどによらず、自動的にメモリアド
レスの設定が可能となる。従つて、メモリアドレ
ス設定の際に設定内容を予め知る必要がなく、設
定を誤るということがない。更に、挿入すべきス
ロツト位置にかかわらずどのスロツトに挿入して
もシーケンシヤルにアドレス設定が可能である。

【図面の簡単な説明】

第１図は本発明の一実施例のブロツク図、第２
図は認識部の構成例のブロツク図、第３図Ａはメ
モリＡ基板認識部の動作フローチヤート、第３図
ＢはメモリＢ基板認識部の動作フローチヤート、
第４図は表示部の構成例のブロツク図、第５図Ａ
はメモリＡ基板表示部の動作フローチヤート、第
５図ＢはメモリＢ基板表示部の動作フローチヤー
ト、第６図ＡはスロツトNo.指定機構の回路図、第
６図Ｂは認識部の回路図、第６図Ｃは表示部の回
路図、第７図は本発明の具体例における認識部の
入出力状態とメモリ空間状態との関係を示す図、
第８図は本発明の具体例におけるメモリ割付け状
態を示す図、第９図はプリント基板パツケージの
挿入状態を示す斜視図、第１０図はメモリ空間の
割付けの一例を示す図、第１１図Ａは従来のメモ
リ空間を割付けるメモリアドレス選択部のブロツ
ク図、及び第１１図Ｂはメモリ基板割付け状態と
メモリ基板のシヨート線の設定を示す図である。 ２６，２７，２８……メモリ基板、２９，３
０，３１……スロツト、３２……スロツトNo.指定
機構、３３……情報伝達ライン、３４，３５，３
６……認識部、３７，３８，３９……表示部。

Claims (1)

1. 【特許請求の範囲】 １ 複数のメモリ基板が複数のスロツトを介して
   実装可能な場合におけるメモリアドレスの設定に
   おいて、 スロツト位置を指定する情報を各スロツト個々
   に供給する手段を設けるとともに、 各メモリ基板に、 自己のメモリ基板の実装の有無及びメモリ容量
   の種別を自己のメモリ基板より後段の全てのメモ
   リ基板に伝達・表示する手段と、 前記スロツト位置を指定する情報と自己のメモ
   リ基板より前段の全てのスロツトから伝達・表示
   されたメモリ基板の実装の有無及びメモリ容量の
   種別とに基づき自己のメモリ基板のメモリアドレ
   スを決定する手段と、 を設けて成ることを特徴とするメモリアドレス設
   定方式。