JPH04101189A - 画像表示制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例（第２〜９図） 発明の効果 〔概要〕 本発明は、ＣＲＴ　（Ｃａｔｈｏｄｅ　Ｒａ７　Ｔｕｂ
ｅの略）表示装置を制御するＣＲＴ表示制御装置等の画
像表示制御装置に係り、特に２ボ一ト形式の映像メモリ
を用いる画像表示制御装置に関し、 描画速度を決めるメインクロック信号と表示制御用のビ
デオクロック信号とを非同期入力とし、描画と表示とを
相互に独立して制御しうるような画像表示制御装置を提
供することを目的とし、ＲＡＭ５とＳＡＭ部とを有し画
像表示装置に映像信号をａカする映像メモリ手段と、当
該映像メモリ手段を制御するとともに前記画像表示装置
に同期信号を出力して画像表示を制御するコントロール
手段と、を備えた画像表示制御装置であって、前記コン
トロール手段は、前記ＲＡＭ部へのアクセスサイクル実
行中に前記ＲＡＭ部から前記ＳＡＭ部へのリアルタイム
データ転送サイクルの要求か発生しても、前記ＲＡＭｍ
へのアクセスサイクル終了後に前記リアルタイムデータ
転送サイクルが実行されるように制御するように構成す
る。

〔産業上の利用分野〕

本発明は、ＣＲＴ　（Ｃａｔｈｏｄｅ　１ｉａ７　Ｔａ
ｂｅの略）表示装置を制御するＣＲＴ表示制御装置等の
画像表示制御装置に係り、特に２ポ一ト形式の映像メモ
リを用いる画像表示制御装置に関する。

現在の表示用映像メモリには、ランダムアクセスメモリ
としてのボートと、シリアル出力ボートの２つのボート
を持つデュアルポートメモリと呼ばれるビデオＲＡＭ　
（以下、ＶＲＡＭという。

Ｖ　ＲＡ　Ｍ　：　Ｖｉｄｅｏ　Ｒａｎｄｏｍ　Ａｃｃ
ｅｎｔ　Ｍｅｍｏｒｙの略）か一般的に用いられている
。ＶＲＡＭはそれまでのダイナミックＲＡＭ　（以下、
Ｄ’　ＲＡ　Ｍという。）と違い、ある一定の周期で表
示データの読出しくリアルタイムデータ転送）を行って
いれば、その間は自由にデータの更新（描画）を行うこ
とが可能なため描画時間が多くとれるうえ、描画速度の
向上にも役立っている。

〔従来の技術〕

従来のＶＲＡＭを用いた表示システムでは、ＶＲＡＭの
ランダムアクセスメモリ側（以下、ＲＡＭ部という。）
と、シリアルアクセスメモリ側（以下、ＳＡＭ部という
。）の動作を制御するクロックは、同位相のクロックで
制御されていた。

それは、ＶＲＡＭとＣＲＴとを制御する表示コン）ｏ−
５（以下、ＣＲＴＣという。ＣＲＴＣ：Ｃａｔｈｏｄｅ
　Ｒａｙ　Ｔｕｂｅ　Ｃｏｉ＋ｏｌｌｅ＋の略）が、Ｖ
ＲＡＭのＲＡＭ部へのアクセスとＳＡＭ部の制御を容易
に行うためである。

第２３図を用いて従来のＣＲＴＣの例について説明する
。第２３図に示すＣＲ７表示制御装置４Ａは、ＣＲＴＣ
ブロック２人と、ＶＲＡＭ３と、５分周器ＤＶと、３２
ビツト入力・１ビツト出力のシフトレジスタＳＲと、を
備えている。また、Ｖ　ＲＡ　Ｍ　３　ハ、ＲＡＭ部３
ＡとＳＡＭ部３Ｂとを有している。

以下に、図中の各信号について説明する。

ＭＣＫは、ＣＲＴＣの動作を規定するメインクロック信
号である。ＶＣＫは、表示データの出力を規定するビデ
オクロック信号てあり、ドツトクロック信号ＤＣＫをＮ
分周したものである。第２３図では５分周の例を示して
いる。データアドレス信号ＡＤＲ１はＶＲＡＭ３のアク
セス番地を示すアドレスを出力する２７ビツトのバスで
ある。行アドレス選択信号ＲＡＳは、アドレスバス上の
行アドレスのラッチタイミングを示す信号である。

列アドレス選択信号ＣＡＳは、アドレスバス上の列アド
レスのラッチタイミングを示す信号である。

転送／出力イネーブル信号Ｔ１０は、データのリアルタ
イム転送のための転送信号とデータリードサイクルのた
めの出力イネーブル信号の２つの意味を持つ信号である
。行アドレス選択信号ＲＡＳ、列アドレス選択信号ＣＡ
Ｓ、転送／出カイネーブル信号Ｔ１０は、アクティブ・
ローの信号である。

入出力データ信号ＤＴ、は、データリードサイクルある
いはデータライトサイクル時の３２ビットの入出力バス
である。シリアルデータ信号Ｄ　Ｔ　２は、ＶＲＡＭの
ＳＡＭ部から出力される３２ビツトのシリアルデータ信
号である。

第２４図に、従来のＣＲＴＣにおける動作タイミングを
示す。第２４図に示すように、転送／出力イネーブル信
号Ｔ１０は、行アドレス選択信号ＲＡＳの立ち下がり時
にｒＨｉｇｈＪならばデータリードサイクルでの出力イ
ネーブル信号として使用され、「ＬｏＷ」ならリアルタ
イム転送サイクルでの転送信号として使用される。

転送信号として使用される場合は、第２５図の動作タイ
ミングチャートに示すように、Ｔ１０の立ち上がり後に
新規転送データがＤ　Ｔ　２に出力される。

従来例のＣＲＴ表示制御装置では、ＣＲＴＣがＶＲＡＭ
をアクセス（データのリード又はライト）する１サイク
ル幅は、ビデオクロック信号ＶＣＫの１クロックパルス
幅に相当するためにメインクロック信号ＭＣＫとビデオ
クロック信号ＶＣＫの位相を気にせず、ＶＲＡＭのＲＡ
Ｍ部へのデータリード／ライトサイクルと、リアルタイ
ム転送サイクルは互いに独立して動作させることができ
た。

〔発明が解決しようとする課題〕

しかし、従来のＶＲＡＭにおいては、データリード／ラ
イトサイクルとリアルタイム転送サイクルの制御は比較
的容易に行えたが、ＣＲＴＣの動作を規定するメインク
ロック信号Ｍ　ＣＫと、表示の速度を規定するビデオク
ロック信号ＶＣＫは一定の制限の下で同期して入力しな
くてはならなかった。

そして、ビデオクロック信号ＶＣＫの周波数は、使用す
るＣＲＴ表示装置等の画像表示装置の水平・垂直同期信
号に依存するので、それによりメインクロック信号ＭＣ
Ｋも制限を受け、本来入力可能な周波数よりも低い周波
数でしか使用できなかった。

これに伴い、ビデオクロック信号ＶＣＫに規定されるＣ
ＲＴＣの描画速度も本来持つ速度より低い速度で動作さ
せなければならなかった。

また、その逆に、メインクロック信号Ｍ　ＣＫの入力可
能周波数によりビデオクロック信号ＶＣＫの周波数か制
限され、高解像度ＣＲＴなどの高周波を必要とするＣＲ
Ｔ表示装置のサポートができなくなるという問題も生じ
た。

本発明の目的は、描画速度を決めるメインクロック信号
と表示制御用のビデオクロック信号とを非同期入力とし
、描画と表示とを相互に独立して制御しうるような画像
表示制御装置を提供することにある。

〔課題を解決するための手段〕

第１図は本発明の原理説明図である。

第１図において、請求項１及び２記載の画像表示制御装
置４００は、コントロール手段１００と映像メモリ手段
３００とを備えている。映像メモリ手段３００は、ラン
ダムアクセスメモリとしてのポートを有するＲＡＭ部３
０１とシリアル出力ポートを有するＳＡＭ部３０２とを
有し、画像表示装置ＧＤに接続される。

〔作用〕

上記構成を有する本発明によれば、映像メモリ手段３０
０は、画像表示装置ＧＤに映像信号Ｓ６゜を出力する。

コントロール手段１００は、映像メモリ手段３００を制
御するとともに画像表示装置ＧＤに同期信号Ｓ　　を出
力して画像表示を制御ＹＮＣ する。

請求項１記載の発明においては、コントロール手段１０
０は、ＲＡＭ部３０１へのアクセスサイクル実行中に、
ＲＡＭ部３０１からＳＡＭ部３０２へのリアルタイムデ
ータ転送サイクルの要求が発生しても、ＲＡＭ部３０１
へのアクセスサイクル終了後にリアルタイムデータ転送
サイクルが実行されるように制御する。

請求項２記載の発明においては、請求項１記載の画像表
示制御装置４００において、コントロール手段１００は
、リアルタイムデータ転送サイクルの要求が連続して発
生する場合には、先のリアルタイムデータ転送サイクル
をそれが本来実行されるべきタイミングより以前に実行
し、かつ、後のリアルタイムデータ転送サイクルをそれ
が本来実行されるべきタイミングで実行されるように制
御する。

〔実施例〕

前提 メインクロック信号ＭＣＫとビデオクロック信号ＶＣＫ
とを非同期入力とした場合に問題となるのは、 （１）データリード／ライトサイクルとリアルタイムデ
ータ転送サイクルの切り換え （２）転送／出力イネーブル信号Ｔ１０の転送信号の立
ち上がりタイミングの制御 （３）リアルタイムデータ転送サイクルが連続して発生
した場合のタイミング制御 である。

（１）のデータリード／ライトサイクルとリアルタイム
転送サイクルの切り換えは、データリード／ライトサイ
クルが発生している最中にリアルタイム転送サイクル要
求が発生すると、データリード／ライトサイクルを中断
してリアルタイム転送サイクルを行わなければ、転送タ
イミングが間に合わなくなり、ＶＲＡＭのシリアルデー
タの間断ない出力が損なわれてしまう。

また、データリード／ライトサイクルを途中で中断する
と、リアルタイム転送サイクル終了後に中断したサイク
ルを再実行しなくてはならず、アルゴリズムの増加とサ
イクルの無駄が生じる。

（２）の転送／出力イネーブル信号Ｔ１０の制御は、メ
インクロック信号ＭＣＫとビデオクロ・ツク信号ＶＣＫ
とが同期していれば、メインクロック信号ＭＣＫだけで
転送信号の立ち上かりを制御できるが、非同期の場合は
、メインクロック信号ＭＣＫに合わせてリアルタイム転
送サイクルを実行しても、転送信号の立ち上がりポイン
トではビデオクロック信号ＶＣＫに位相を合わせて制御
を行わなくてはならない。

（３）の連続して発生するリアルタイム転送サイクルと
は、ラスタの始めに発生する表示開始のリアルタイム転
送サイクル（以下、表示開始転送サイクルという。）と
、シリアルボート内のデータが空になり、新たにデータ
を転送する必要が生した時に発生するリアルタイム転送
サイクル（以下、ＳＡＭ転送サイクルという。）が連続
して発生することである。

従来のＣＲＴ表示制御装ｆ１４Ａでは、連続してリアル
タイム転送サイクルが発生した場合でも、通常通りのタ
イミングでリアルタイム転送サイクルを発生すればよか
ったが、メインクロック信号ＭＣＫとビデオクロック信
号ＶＣＫか非同期で動作する時には、表示開始転送サイ
クルを実行中に次のＳＡＭ転送サイクルが発生すると、
２つのサイクルのタイミングが重なり合い、サイクルの
実行が不可能となる場合がある。

第１０図は、連続してリアルタイム転送サイクルが発生
する場合の例を示されたものである。図に示すように、
表示開始転送サイクルで転送されたシリアルデータ（図
中Ｍ）の次に、ＳＡＭ転送サイクルで転送されたシリア
ルデータ（図中Ｉ）が必要な場合、表示開始転送サイク
ルを実行中に次のＳＡＭ転送サイクルが発生するためタ
イミングが間に合わず、データ転送が行えなくなる。

第１１図に、前記の問題点（＋）　　　（２）を解決す
る動作タイミングの例を示す。ここに、リード／ライト
信号Ｒ／ＷはＣＲＴＣブロック２のアクセスがデータリ
ードかライトかを示す信号である。

転送イネーブル信号ＴＲＥは転送信号の立ち上がりタイ
ミングを制御する信号である。転送要求信号ＲＥＱ２は
ビデオクロック信号ＶＣＫを基準としたリアルタイム転
送サイクルの発生要求信号である。

第１１図において、転送要求信号ＲＥＱ２はビデオクロ
ック信号ＶＣＫを基準とし、データリード／ライトサイ
クルとリアルタイム転送サイクル幅を加算したパルス幅
に設定しである。つまり、データリード／ライトサイク
ル実行中にリアルタイム転送要求が発生しても、データ
リード／ライトサイクルが終了してからリアルタイム転
送サイクルを実行すればよいような動作タイミングとな
っている。図の例では、データリード／ライトサイクル
の１サイクルはビデオクロック信号ＶＣＫの３クロック
程度に相当し、リアルタイム転送サイクルでの行アドレ
ス選択信号ＲＡＳと列アドレス選択信号ＣＡＳの立ち上
がりまではビデオクロック信号ＶＣＫの３クロック程度
に相当するので、転送要求信号ＲＥＱ２の幅は総和して
６クロツクの幅となっている。このパルス幅は、使用す
るシステム等で変化するのでシステム毎に考慮して設定
する必要がある。

第１２図に、前記の問題点（３）を解決する動作タイミ
ングの例を示す。ここに、ＡＤＲ５は、シリアルデータ
を指定するメモリのアドレス番地である。デイスプレィ
信号ＤＳＰは、ＣＲＴ表示装置の表示期間を示す信号で
、この信号がｒ　Ｌ　ｏ　ｗ　Ｊの期間はシリアルデー
タＤ　Ｔ　２が有効となる。実行サイクル状態信号ＣＹ
Ｓは、実行されているサイクルの状態を示す信号であり
、ｒＨ４ｇｈＪの場合はデータリード／ライトサイクル
、ｒ　Ｌ　ｏ　ｗ　Ｊの場合はリアルタイム転送サイク
ルを示す。サイクルスタート信号ＳＴＴは、サイクルの
スタート信号である。

第１２図においては、連続してリアルタイム転送サイク
ルが発生する場合には、最初に実行されるリアルタイム
転送サイクルを数クロック前に実行し、後で実行される
リアルタイム転送サイクルは本来のタイミングで実行さ
れるように動作させている。

すなわち、表示開始転送サイクルは、実際にはｒＦ　Ｆ
Ｊ　と言う表示アドレス（図中のＡＤＲ５）を出力しｒ
ＭＪというシリアルデータをＶＲＡＭから出力するよう
にリアルタイム転送サイクルを行うべきであるが、その
後に、ＳＡＭ転送サイクルか連続して発生するので、表
示開始転送サイクルは通常より６クロツク前からリアル
タイム転送サイクルを実行する。この時、表示アドレス
も６減算した値を出力する。図中では本来表示アドレス
ｒ’ＦＦ、Ｊを出力するので、“ＦＦ−６＝Ｆ９”より
、実際の表示アドレスは「Ｆ９」を出力すればよいこと
になる。このようにタイミングを前にずらしてリアルタ
イム転送サイクルを発生させると、シリアル・データに
余分なデータか出力される（以下、ダミーデータという
。）が、このデータは表示期間外に出力されるデータな
ので、外部回路等で出力禁止にしてデータを消去すれば
よい。

実際にはデイスプレィ信号ＤＳ、Ｐがｒ　Ｌ　ｏ　ｗ　
Ｊの期間だけシリアルデータが出力されるようにすれば
よい。

以上のように表示開始転送サイクルを実行すると、次に
実行されるＳＡＭ転送サイクルは通常通りのタイミング
で発生することができるので、間断のないシリアルデー
タを出力することが可能となる。

実施例 次に、本発明の好適な実施例について説明する。

第２図に、請求項１及び２記載の発明にかかる画像表示
制御装置の一実施例を示す。

第２図において、画像表示制御装置であるＣＲ７表示制
御装置４は、Ｔ１０制御回路１と、ＣＲＴＣブロック２
と、ＶＲＡＭ３と、５分周器ＤＶと、シフトレジスタＳ
Ｒと、ＡＮＤゲートＡｌと、を備えている。また、ＶＲ
ＡＭ３はＲＡＭ部３ＡとＳＡＭ部３Ｂとを有している。

Ｔ１０制御回路１の構成の例を第３図に示す。

第３図において、Ｔ１０制御回路１は、フリップフロッ
プ回路Ｆ　と、ＡＮＤゲートＡ２及びＡ　と、ＯＲゲー
ト０１と、を有している。

第３図のＴ１０制御回路１の動作タイミングの例を第１
３図に示す。ここに、リセット信号Ｒ８Ｔは、システム
の起動時に発生するシステム初期化信号である。

第４図に、ＣＲＴＣブロック２の構成の例を示す。

第４図において、ＣＲＴＣブロック２は、描画部５と、
表示アドレス発生部６と、ＶＲＡＭＩ／Ｆ部７と、同期
信号発生部８と、を有している。ここに、描画部５は、
描画を行うブロックで、ＣＰＵ等と同じ機能を持つ。表
示アドレス発生部６は、リアルタイム転送サイクル時の
表示アドレスを発生するブロックである。ＶＲＡＭ　　
Ｉ／Ｆ部７は、描画部５と表示アドレス発生部６がＶＲ
ＡＭ３をアクセスする時の制御を行うブロックで、パス
アービタ等と同じ機能を持つ。同期信号発生部８は、Ｃ
ＲＴ表示装置を制御する同期信号を発生するブロックで
、既存のＣＲＴコントローラと同じ機能を持つ。

第４図における描画部５とＶＲＡＭ　　Ｉ／Ｆ部７の動
作タイミングの例を第１４図に示す。

第４図における表示アドレス発生部６とＶＲＡＭ　　Ｉ
／Ｆ部７の動作タイミングの例を第１５図に示す。

第４図における同期信号発生部８での動作タイミングの
例を第１６図に示す。

同期信号発生部８は、第４．１６図に示すように、水平
同期信号Ｈ１垂直間期信号ｖＳＹＮＣ’ＹＮＣ デイスプレィ信号ＤＳＰを基準にして、信号Ｈ１、ｖ　
１■　、■　を表示アドレス発生部６に対して出力する
。

同期信号発生部６の構成は、一般のＣＲＴコントローラ
と同機能で、ＣＲＴ表示装置の制御を行うことができる
。

第５図に、表示アドレス発生部６の構成の例を示す。

第５図において、表示アドレス発生部６は、フリップフ
ロップ回路Ｆ２と、ＡＮＤゲートＡ４と、ＢＬＡＮＫカ
ウント部９と、クロックカウント部１０と、アドレスカ
ウント部１１と、Ｉ／Ｆ部１部上２を有している。

第６図に、Ｉ／Ｆ部１部上２成の例を示す。

また、第１７図にＩ／Ｆ部１部上２動作タイミングの例
を示す。

Ｉ／Ｆ部１部上２転送要求信号ＲＥＱ、、の発生、及び
表示アドレス信号ＡＤＲ３の出力を制御するブロックで
ある。このＩ／Ｆ部１部上２ＢＬＡＮＫカウント部９と
アドレスカウント部１１から発生した信号ＲＥＱ３とＲ
ＥＱ４とをサンプリングして、ＶＲＡＭ　　Ｉ／Ｆ部７
に対して転送要求信号ＲＥＱ２を出力し、アドレスカウ
ント部１１から送られてくる信号ＡＤＲとＡＤＲ５のい
ずれかのアドレス・データを出力するように制御する。

信号ＲＥＱ３をサンプルした場合は「表示開始転送サイ
クル」であるため、信号ＡＤＲ４のアドレス・データを
出力する。また、信号ＲＥＱ４をサンプルした場合はｒ
ＳＡＭ転送サイクル」であるため、信号ＡＤＲ５のアド
レス・データを出力する。転送要求信号ＲＥＱ２は、ビ
デオクロック信号ＶＣＫの６クロツク分のパルス幅を出
力するようにデイレイ回路とセット／リセットタイプの
ラッチ回路で制御されている。このパルス発生はカウン
タ等の別の方法で発生することも可能である。

信号ＳＬ４は転送イネーブル信号ＴＲＥの元信号であり
クロック・ラッチタイプのフリップフロップで構成され
ている。信号Ａ　Ｄ　Ｒ３はセレクタで選択され、信号
ＡＤＲかＡＤＲ５のデータのいずれかを転送要求信号Ｒ
ＥＱ２がアサートの期間のみ外部に出力するように構成
されている。この回路例では、転送要求信号ＲＥＱ２の
パルス幅は固定となっているが、レジスタ等でパルス幅
を設定できるような構成としてもよい。

第７図に、ＢＬＡＮＫカウント部９の構成の例を示す。

また、第１８図に、ＢＬＡＮＫカウント部９での動作タ
イミングの例を示す。

ＢＬＡＮＫカウント部９は表示開始転送サイクルの発生
位置を検出するブロックである。

検出の基準はディスブレス信号ＤＳＰのアサート位置（
デイスプレィ信号ＤＳＰの立ち下がり位置）とし、その
位置からｎクロック目を表示開始位置として認識する。

ｎクロックは、ＩＨサＹＮＣ イクルから転送要求信号ＲＥＱ２のパルス幅値を減算し
た値が基本となり、回路構成によりその値は士の誤差が
でる。このような検出の方法を行うと、転送要求信号Ｒ
ＥＱ２のパルス幅を変更する時でも、回路構成は変更す
ることなく、検出値のみを変更すればよく効率かよい。

表示開始位置はカウンタのカウント・データである信号
Ｄ　Ｔ　４を比較器で検出値と比較し、検出値とカウン
ト値が同じならばパルス信号を出力するように構成され
ている。表示開始位置は通常は「通常値比較器」で検出
された信号ＰＬＳ　　が信号ＲＥ、Ｑ３として■ 出力されるが、リアルタイム転送サイクルが連続して発
生するケース（以下、ダミー転送サイクルという。）の
時には、「ダミー値比較器」で検出されたＰＬＳ　　が
信号ＲＥＱ３として出力される。

この２つの信号の選択は信号ＳＬ１で行われている。

第８図に、アドレスカウント部１１の構成の例を示す。

また、第１９〜２１図に、アドレスカウント部１１での
動作タイミングの例を示す。

アドレスカウント部１１はＳＡＭ転送サイクルの発生位
置の検出を行うブロックである。アドレスカウント部１
１は、ＢＬＡＮＫカウント部９から入力される信号ＣＮ
Ｔ２を基準にして、アドレスをカウントアツプしアドレ
スの下位８ビツトが「００」となる位置を検出する。こ
のアドレス下位８ビツトを検出するのは、ＶＲＡＭ３の
ＳＡＭ部３Ｂが２５６ビツトで構成されたＶＲＡＭの場
合に有効であり、使用するＶＲＡＭのＳＡＭ部が５１２
ビツトである場合はアドレスの下位９ビ・ソトを検出す
る必要があり、システム構成によって異なるものである
。

アドレスの下位８ビツトが「００」になると信号ＲＥＱ
４を出力し、その時のカウント・データを信号ＡＤＲ５
として出力する。また、このブロックでは各表示ラスタ
の表示開始アドレスも制御し、表示開始アドレスとして
設定しである「アドレス初期値」データに基づき、各ラ
スタの表示開始アドレスを計算する。計算は「アドレス
初期値」データにオフセット値である「メモリ幅値」を
加算する。

この加算された値に「メモリ幅値」を加算して各ラスタ
の表示開始アドレスを求める。

信号ＡＤＲ４の出力は、通常は、第８図中の信号ＤＴ５
が出力されるが、ダミー転送の発生しまた時は、信号Ｄ
Ｔ５から転送要求信号ＲＥＱ、、のパルス幅値分を減算
したアドレス・データ値が選択され、信号Ａ　Ｄ　Ｒ＜
とじて出力される。この選択信号のＳＬ　　は信号ＤＴ
　　に転送要求信号ＲＥＱ２のパルス幅の値を加算し加
算器のＣＡＲＲＹ信号ＣＲＹの状態を使用している。

この例では、ＶＲＡＭ３は２５６ビツト幅のＳＡＭ部３
Ｂを持つものと仮定して考えであるので、加算器ＡＬ２
は８ビツトの加算器を使用する。

例えば、加算器に入力される信号ＤＴ５が「０１」であ
り、転送要求信号ＲＥＱ２のパルス幅が「０６」である
と結果は「０７」であり桁あふれは起こさないが、信号
ＤＴ５がｒＦＦｊで転送要求信号ＲＥＱ２のパルス幅値
が「０６」であると加算結果はｒｌ　０５Ｊとなり桁あ
ぶれを起こす。

この桁あふれをＣＡＲＲＹ信号ＣＲＹとして出力する。

ＣＡＲＲＹ信号ＣＲＹは一定の周期でサンプリングされ
、信号ＳＬ、として出力される。

第９図に、クロックカウント部１０の構成の例を示す。

また、第２２図に、クロックカウント部１０での動作タ
イミングの例を示す。

クロックカウント部１０は表示アドレス発生部６内部で
の表示期間の検出を行うブロックである。

信号ＣＮ　Ｔ　２が発生すると、これは表示開始位置を
表しているので、信号ＣＮＴ２を基準にしてカウンタを
カウントアツプし、表示幅を設定した比較器でカウント
値を比較し表示期間の終わりを検出する。このような構
成とすると、表示幅や転送要求信号ＲＥＱ２のパルス幅
などが変更された時でも回路を変更することな（、比較
値を変更することで対処でき効率的になる。

上記の実施例においては、画像表示装置の例のうち、Ｃ
ＲＴ表示装置について説明したが、これは、プラズマデ
イスプレィ表示装置や液晶表示装置のような他のタイプ
のマトリクス型表示装置であってもよい。

〔発明の効果〕

以上述べた通り、本発明によれば、画像表示制御装置に
おいて、表示系のクロックと描画系のクロックを分離し
て動作させることが可能となり、表示システムを構成す
る場合にそれぞれの能力を最大限に発揮させることがで
きる。

また、回路を構成する場合においても独立して考えるこ
とができるので、設計が容易であるという利点を有する
。

【図面の簡単な説明】

′！ｓ１図は本発明の原理説明図、 第２図は本発明にかかるＣＲＴ表示制御装置の構成の例
を示す図、 第３図は第２図のＣＲＴ表示制御装置におけるＴ１０制
御回路の構成の例を示す図、 第４図は第２図のＣＲＴ表示制御装置におけるＣＲＴＣ
ブロックの構成の例を示す図、第５図は第４図の表示ア
ドレス発生部の構成の例を示す図、 第６図は第５図の表示アドレス発生部におけるＩ／Ｆ部
の構成の例を示す図、 第７図は第５図の表示アドレス発生部におけるＢＬＡＮ
Ｋカウント部の構成の例を示す図、第８図は第５図の表
示アドレス発生部におけるアドレスカウント部の構成の
例を示す図、第９図は第５図の表示アドレス発生部にお
けるクロックカウント部の構成の例を示す図、第１０図
は連続してリアルタイム転送サイクルが発生する例を示
す図、 第１１図はＭＣＫとＶＣＫが非同期の場合の問題点を解
決する動作タイミングの例を示す図、第１２図は連続し
てリアルタイム転送サイクルが発生する場合の問題点を
解決する動作タイミングの例を示す図、 第１３図はＴ１０制御回路における動作タイミングの例
を示す図、 第１４図は描画部とＶＲＡＭ　　Ｉ／Ｆ部の動作タイミ
ングの例を示す図、 第１５図は表示アドレス発生部とＶＲＡＭＩ／Ｆ部の動
作タイミングの例を示す図、第１６図は同期信号発生部
での動作タイミングの例を示す図、 第１７図はＩ／Ｆ部での動作タイミングの例を示す図、 第１８図はＢＬＡＮＫカウント部での動作タイミングの
例を示す図、 第１９〜２１図はアドレスカウント部での動作タイミン
グの例を示す図、 第２２図はクロックカウント部での動作タイミングの例
を示す図、 第２３図は従来のＣＲＴ表示制御装置の構成の例を示す
図、 第２４図は従来のＣＲＴＣブロックの動作タイミングの
例を示す図、 第２５図は従来の転送／出力イネーブル信号のタイミン
グの例を示す図である。 ｌ・−・Ｔ１０制御回路 ２．２Ａ・・・ＣＲＴＣブロック ３・・・ＶＲＡＭ ３Ａ・・・ＲＡＭ部 ３Ｂ・・・ＳＡＭ部 ４．４Ａ・・・ＣＲ７表示制御装置 ５・・・描画部 ６・・・表示アドレス発生部 ７・・・ＶＲＡＭ　　Ｉ／Ｆ部 ８・・・同期信号発生部 ９・・・ＢＬＡＮＫカウント部 １０・・・クロックカウント部 １１・・・アドレスカウント部 １２・・・Ｉ／Ｆ部 １３・・・ダミー値比較器 １４・・・通常値比較器 １５・・・表示幅比較器 １６・・・０比較器 １００・・・コントロール手段 ３００・・・映像メモリ手段 ４００・・・画像表示制御装置 Ａ　ｌ−Ａ　４・・・ＡＮＤゲート ＡＤＲ，・・・データアドレス信号 ＡＤＲ２・・・描画アドレス信号 ＡＤＲ３・・・表示アドレス信号 ＡＬ　ＸＡＬ２・・・加算器 Ａ　Ｌ　３・・・減算器 Ｃｌ−０４・・・カウンタ ＣＡＳ・・・列アドレス選択信号 ＣＤ　　−ＣＤ５・・・クロックデイレイ回路ＣＲＴ・
・・ＣＲ７表示装置 ＣＲＹ・・・ＣＡＲＲＹ信号 ＣＹＳ・・・実行サイクル状態信号 ＤＣＫ・・・ドツトクロック ＤＳＰ・・・デイスプレィ信号 ＤＴ、・・・入出力データ信号 Ｄ　Ｔ　２・・・シリアルデータ信号 ＤＶ・・・５分周器 Ｆ　　−Ｆ　　・・・フリップフロップ回路ＧＤ・・・
画像表示装置 Ｈ・・・水平同期信号 ＹＮＣ ■１〜Ｉ３・−・クロックドインバータし１〜Ｌ５・・
・ラッチ回路 ＭＣＫ・・・メインクロック信号 ０１〜０６・・・ＯＲゲート Ｒ−４・・・レジスタ ＲＡＳ・・・行アドレス選択信号 ＲＥＱ２・・・転送要求信号 Ｒ８Ｔ・・・リセット信号 Ｒ／Ｗ・・・リード／ライト信号 １−−　　　　　　　　　　　＋　　　　　　　　　　
　　　　　　　　　Ｊ３００　ｊ吠儂丈シ〕憾 ＨｓｙＮｃ　：木干Ｆ］ｗ１信号 ＭＣＫ　：メインクロック信号 ＶＣＫ：ビデ゛オフ０ツフイ吉号 ＧＤ ｙｃ ９４Ｍ ９４Ｍ ＧＲ 画像表本表１ メｔ１１コシトＤ−ルイぎ号 ランダペ了り仕スメｔり邪 シリアルアクセスメｔり音Ｐ υう之、イ象イ６４デ オ〈イトＨ署の尿理就司］尿］ 第１図 Ｓ１〜Ｓ３・・・セレクタ ＳＤ・・・シリアルデータ Ｓ６Ｒ・・・映像信号 ＳＴＴ・・・サイクルスタート信号 ＳＲ・・・シフトレジスタ Ｓ　　・・・同期信号 ＹＮＣ Ｔ１０・・・転送／出力イネーブル信号ＴＲＥ・・・転
送イネーブル信号 ＶＣＫ・・・ビデオクロック信号 ■　　・・・垂直同期信号 ＹＮＣ

Claims (1)

1. 【特許請求の範囲】 １、ＲＡＭ部（３０１）とＳＡＭ部（３０２）とを有し
   画像表示装置（ＧＤ）に映像信号（Ｓ＿Ｇ＿Ｒ）を出力
   する映像メモリ手段（３００）と、 当該映像メモリ手段（３００）を制御するとともに前記
   画像表示装置（ＧＤ）に同期信号（Ｓ＿Ｓ＿Ｙ＿Ｎ＿Ｃ
   ）を出力して画像表示を制御するコントロール手段（１
   ００）と、を備えた画像表示制御装置であって、 前記コントロール手段（１００）は、前記 ＲＡＭ部（３０１）へのアクセスサイクル実行中に前記
   ＲＡＭ部（３０１）から前記ＳＡＭ部（３０２）へのリ
   アルタイムデータ転送サイクルの要求が発生しても、前
   記ＲＡＭ部（３０１）へのアクセスサイクル終了後に前
   記リアルタイムデータ転送サイクルが実行されるように
   制御することを特徴とする画像表示制御装置。 ２、前記コントロール手段（１００）は、前記リアルタ
   イムデータ転送サイクルの要求が連続して発生する場合
   には、先のリアルタイムデータ転送サイクルをそれが本
   来実行されるべきタイミングより以前に実行し、かつ、
   後のリアルタイムデータ転送サイクルをそれが本来実行
   されるべきタイミングで実行されるように制御すること
   を特徴とする請求項１記載の画像表示制御装置。