JPH01155389A - 同期制御システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｃ産業上の利用分野〕 本発明は、マスタ・スレーブの関係を有する装置相互間
又は同等の関係を持ってデータのやりとりを行う装置相
互間における同期制御技術に関し、例えば、ＣＲＴ　（
カソード・レイ・チューブ）デイスプレィなどのタスク
走査型デイスプレィを制御する複数の表示制御装置をマ
スタ・スレーブの関係をもって同期動作させる表示シス
テムなどに適用して有効な技術に関するものである。

〔従来技術〕

デイスプレィコントローラやグラフィックコントローラ
のような表示制御装置は、マイクロプロセッサから転送
されるコマンドを解釈して、フレームバッファメモリ上
に図形や文字などを作成する描画制御機能や、フレーム
バッファメモリの格納データをＣＲＴデイスプレィに表
示する表示制御機能などをサポートするが、超高精細カ
ラーＣＲＴデイスプレィの制御やテレビジョンユニット
での文字多重などのアプリケーションに際して、複数個
の表示制御装置を同期動作若しくは並列動作させること
ができる。その場合に、マスタとされる表示制御装置と
同期動作されるべきスレーブ表示制御装置には、同期動
作のための同期制御信号がマスタ表示制御装置から供給
されることになる。

例えば、昭和５９年６月株式会社日立製作所発行のｒＡ
ＣＲＴＣ（アドバンスト・カソード・レイ・チューブ・
コントローラ）ユーサースマニュアル」によれば、前記
同期制御信号はマスタ表示制御装置の垂直同期信号と基
本的に同じタイミングで形成されていた。例えば、ノン
インタレースモードでは垂直同期信号と全く同一とされ
、また、インタレースモードでは偶数フィールドと奇数
フィールドとの識別のためのレベル変化が行われない点
を除いて垂直同期信号と同一とされる。

前記同期制御信号が供給されるスレーブ表示制御装置は
、当該同期制御信号が同期動作を指示するレベルにされ
るのを待って所定の内部動作を開始する。

ところで、表示制御装置は、フレームバッファメモリに
対するアクセスタイミング、ＣＲＴデイスプレィに対す
る水平及び垂直同期タイミング、表示及び描画タイミン
グなどその内部動作のタイミングが厳格に規定されてい
る。このため、マスタ表示制御装置から出力される同期
制御信号によってスレーブ表示制御装置に同期動作の開
始が指示されても、当該スレーブ表示制御装置は、その
内部動作に必要な各種タイミングや内部状態を整えた後
でなければ所定の描画や表示を確実に行うことができな
い。すなわち、スレーブ表示制御装置は、同期制御信号
によって同期動作の開始が指示されると、当該装置内部
のメモリサイクルの位相を同期動作の開始指示タイミン
グに応じて変更したり、内部の各種機能ブロックをイニ
シャライズするため、このイニシャライズやメモリサイ
クルの位相合わせ中にホスト側から描画コマンドなどが
発行されると、正常もしくは規定のタイミングをもって
フレームバッファメモリをアクセスすることができなく
なる。

そこで従来は、マスタ表示制御装置及びスレーブ表示制
御装置の同期状態を、夫々の出力する垂直同期信号など
を外部で位相比較することによって監視し、相互の位相
が不一致である場合にはホスト側に描画コマンドなどの
発行を禁止させるような手順が採られていた。

〔発明が解決しようとする問題点〕

しかしながら、マスタ表示制御装置とスレーブ表示制御
装置の同期状態を外部回路で監視し、その結果に応じて
ホスト側のプロセッサによる描画コマンドなどの発行を
禁止させるような技術では、マスタ表示制御装置とスレ
ーブ表示制御装置の同期状態を監視する位相比較回路の
ような特別な回路が必要とされ、さらにはその出力に基
づいてホスト側プロセッサによるコマンド発行を制御す
るような特別な手順も必要になり、マスタ表示制御装置
及びスレーブ表示制御装置の同期制御に必要な制御手順
や回路規模が複雑になって大型化するという問題点があ
った。

本発明の目的は、第１アクセス制御装置と同期制御動作
されるべき第２アクセス制御装置による非同期状態での
不所望なアクセスを簡単に禁止することができる同期制
御システムを提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、第１アクセス制御装置と、この第１アクセス
制御装置から供給される同期制御信号に基づいて第１ア
クセス制御装置に同期した制御動作を行う第２アクセス
制御装置とを含み、この第２アクセス制御装置は、上記
第１アクセス制御装置に同期した動作を採るために内部
状態を整える間、その第１アクセス制御装置から供給さ
れる同期制御信号に基づいて外部に対するアクセスをそ
れ自体で禁止するようにされて成るものである。

〔作　用〕

上記した手段によれば、同期制御信号により第２アクセ
ス制御装置に同期制御動作の指示が与えられると、これ
に基づいて第２アクセス制御装置は自から外部アクセス
を禁止することにより、特別な外部回路やこの外部回路
の指示に基づくホスト側の特別な制御手順を必要とする
ことなく、非同期状態での第２アクセス制御装置による
不所望なアクセスを簡単に禁止することを達成するもの
である。

〔実施例〕

第１図は本発明に係る同期制御システムの１実施例を示
すブロック図である。

第１図に示される表示システムには、１つのマスタ表示
制御装置ＭＤＳＰＣと代表的に示される１つのスレーブ
表示制御装置５ＤＳＰＣとが含まれていて、各表示制御
装置ＭＤＳＰＣ，５ＤＳＰＣは、特に制限されないが、
ＤＲＡＭ　（ダイナミック・ランダム・アクセス・メモ
リ）から成るようなフレームバッファメモリＭＦＢＭ、
ＳＦＢＭのアドレス空間を夫々個別的に管理する。

上記各表示制御装置ＭＤＳＰＣ，５ＤＳＰＣは、基本的
にマイクロプロセッサＭＰＵから転送されるコマンドを
解釈し、フレームバッファメモリＭＦＢＭ、ＳＦＢＭ上
に図形や文字などを作成する描画制御機能や、フレーム
バッファメモリの格納データをＣＲＴデイスプレィＤＣ
ＲＴに表示するための表示制御機能、さらには画像非表
示期間にフレームバッファメモリＭＦＢＭ、ＳＦＢＭを
リフレッシュするリフレッシュ制御機能をサポートする
。

上記夫々の表示制御装置ＭＤＳＰＣ，５ＤＳＰＣから出
力される表示アドレス信号はフレームバッファメモリＭ
ＦＢＭ、ＳＦＢＭに供給され、それによってアドレシン
グされて読み出される画像データはビデオ信号ＭＶＳＩ
Ｇ、５ＶＳＩＧとして合成回路ＭＩＸに供給され、そこ
でディジタル的に又はアナログ的に合成された合成ビデ
オ信号ＣＶＳＩＧがＣＲＴデイスプレィＤ　ＣＲＴ　ニ
供給される。ＣＲＴデイスプレィＤＣＲＴに対する水平
及び垂直走査同期制御は、マスタ表示制御装置ＭＤＳＰ
Ｃから出力される水平同期信号Ｈ８ＹＮＣ及び垂直同期
信号ＶＳＹＮＣに基づいて実行される。なお、スレーブ
表示制御装置５ＤＳＰＣもその内部動作に呼応するタイ
ミングに従って水平同期信号５Ｈ３ＹＮＣ及び垂直同期
信号５ｖｓｙＮＣを出力バッファ０ＢＦＩから外部に出
力するが、それらは本実施例の表示システムでは特に利
用されない。

ＣＲＴデイスプレィＤＣＲＴに対する画像表示に際して
、スレーブ表示制御装置１７ｓＤｓＰｃはマスタ表示制
御装置ＭＤＳＰＣと同期動作される。

スレーブ表示制御装置５ＤＳＰＣに対する同期動作の指
示はマスタ表示制御装置ＭＤＳＰＣから出力される同期
制御信号ＥＸＶＳＹＮＣによって与えられる。この同期
制御信号ＥＸＶＳＹＮＣは、特に制限されないが、スレ
ーブ表示制御装置５Ｄｓｐｃ固有の外部同期遅れに呼応
する時間だけ垂直同期信号ＶＳＹＮＣよりも先にレベル
変化され、この立上り変化によりスレーブ表示制御装置
５ＤＳＰＣの同期動作の開始を指示するようなタイミン
グで出力される信号である。例えばこの同期制御信号Ｅ
ＸＶＳＹＮＣは、スレーブ表示制御装置固有の同期遅れ
に呼応するサイクル数を上記ＣＲＴデイスプレィＤＣＲ
Ｔの水平走査周期サイクル数から減じてその結果を格納
するレジスタと、水平走査サイクル数を順次計数する計
数手段と、その計数手段による計数値と前記レジスタの
格納デ−タとの一致を検出する検出手段と、その検出手
段の一致出力に基づいて垂直走査周期の開始タイミング
よりもスレーブ表示制御装置固有の同期遅れサイクル数
分だけ先に同期制御信号ＥＸＶＳＹＮＣを同期動作指示
レベルに制御する信号出力手段とによって形成される。

このようにスレーブ表示制御装置５ＤＳＰＣ固有の内部
同期遅れ分だけ先にスレーブ表示制御装置５ＯＳＰＣの
同期動作の開始が指示されると、マスタ表示制御装置Ｍ
Ｄｓｐｃから出力される同期信号Ｈ８ＹＮＣ，ＶＳＹＮ
Ｃ及び表示アドレス信号と、スレーブ表示制御装置５Ｄ
ＳＰＣから出力される水平・垂直同期信号及び表示アド
レス信号が完全に同期化され、スレーブ表示制御装置５
ＤＳＰＣ固有の内部同期遅れを遅延補償するような遅延
手段を外部に個別的に設ける必要がなくなる。

マスタ表示制御装置ＭＤＳＰＣからスレーブ表示制御装
置５ＤｓＰｃに同期動作の開始が指示されたときに、当
該スレーブ表示制御装置Ｓ［）ＳＰＣは、内部の各種機
能ブロックをイニシャライズすると共に、システムクロ
ックＣＬＫを分周回路ＤＩＶで分周して形成する内部ス
テート信号ＩＭ（１：Ｙｃｌ、ＩＭＣＹＣ２の位相を上
記同期動作の開始指示に応じた所定のタイミングで変更
する。

この内部ステート信号ＩＭＣＹＣ１，ＩＭＣＹＣ：２は
、フレームバッファメモリＳＦＢＭのアクセスタイミン
グ制御用のステート信号ＭＣＹＣＩ。

ＭＣＹＣ２として出力バッファ○ＢＦ２から外部に出力
される。

このステート信号ＭＣＹＣＩ、ＭＣＹＣ２は、フレーム
バッファメモリＳＦＢＭにおけるロー・アドレス・スト
ローブ信号やカラム・アドレス・ストローブ信号などを
形成するためのタイミング制御信号とされる。したがっ
て、スレーブ表示制御装置５ＤＳＰＣ内部における内部
ステート信号ＩＭＣＹＣＩ、ＩＭＣＹＣ２の位相合わせ
が完了しないときに出力されるステート信号ＭＣＹＣＩ
。

ＭＣＹＣ２に同期してフレームバッファメモリＳＦＢＭ
がアクセスされると、このメモリＳ　ＦＢＭは必要なタ
イミング規定を満足しない状態で内部動作が行われるこ
とになる。このため、スレーブ表示制御装置５ＤＳＰＣ
は、ステート信号ＭＣＹＣ１，ＭＣＹＣ２の位相合わせ
期間を含む所定期間に呼応してアイどル信号ＩＤＬＥを
アサートし、これに基づいてフレームバッファメモリＳ
ＦＢＭのアクセスをそれ自体で禁止するように構成され
ている。

以下このスレーブ表示制御装置５ＤＳＰＣの詳細を説明
する。

スレーブ表示制御装置５ＤＳＰＣは、表示アドレスや各
種タイミング信号を形成する表示プロセッサＤＳＰＵ、
画像非表示期間中にフレームバッファメモリＦＢＭのた
めのリフレッシュアドレスを形成するリフレッシュアド
レス演算回路ＲＦＵ。

及び所定のアルゴリズムに従って順次描画アドレスの生
成とデータ処理を行う描画プロセッサＤＲＵが含まれて
いる。

上記表示プロセッサＤＳＰＵ、リフレッシュアドレス演
算回路ＲＦＵ、描画プロセッサＤＲＵは共にマイクロプ
ロセッサＭＰＵによって制御され。

フレームバッファメモリＳＦＢＭをアクセスするアドレ
スや描画のためのデータはマルチプレクスされ、出力バ
ッファ０ＢＦ３を介してフレームバッファメモリＳＦＢ
Ｍに転送される。これら各種機能ブロックＤＳＰＵ、Ｒ
ＦＵ、ＤＲＵは、システムクロックＣＬＫを分周回路Ｄ
ＩＶで分周して形成される内部ステート信号ＩＭＣＹＣ
Ｉ、ＩＭＣＹＣ２により、フレームバッファメモリＳＦ
ＢＭへのアドレスやデータの出力タイミングを決定して
いる。

ここで、上記表示プロセッサＤＳＰＵは、特に制限され
ないが１表示アドレスなどの演算を行う演算部ＥＸＥＣ
１この演算部ＥＸＥＣをマイクロプロセッサＭＰＵとイ
ンタフェースさせる入出力バッファｌ０ＢＦＩ及びゲー
トＧＴ１、人出力バッファｌ０ＢＦＩ及びゲートＧ１を
制御する入出力制御部ＭＩ○、上記演算部ＥＸＥＣフレ
ームバッファメモリＳＦＢＭ側とインタフェースさせる
人出力バッファｌ０ＢＦ２及びゲー１−　Ｇ　Ｔ　２、
人出カバッファ工○ＢＦ２及びゲートＧ２を制御する入
出力制御部ＦＩ○、演算部ＥＸＥＣを制御する制御部Ｃ
ＴＲなどを含んで構成される。上記演算部ＥＸＥＣは、
水平垂直同期タイミングの演算、表示位置タイミング演
算、表示アドレス演算などを行う。

なお、リフレッシュアドレス演算回路ＲＦＵ及び描画プ
ロセッサＤＲＵも表示プロセッサＤＳＰＵと概ね同様の
内部構成を有する。

マスタ表示制御袋［ＭＤＳＰＣから供給される同期制御
信号ＥＸＶＳＹＮＣは波形切り出し回路ＥＸＰＧＥＮＩ
に供給される。波形切り出し回路ＥＸＰＧＥＮＩは、同
期制御信号ＥＸＶＳＹＮＣの立上り変化を検出してリセ
ット信号ＥＸＲ８Ｔを形成する。このリセット信号ＥＸ
Ｒ３Ｔがアサートされると、前記表示プロセッサＤＳＰ
Ｕはその制御状態を表示フレームの先頭にイニシャライ
ズする。例えば、表示プロセッサＤＳＰＵの演算部ＥＸ
ＥＣに含まれている図示しない水平同期力ウエンタと垂
直同期カウンタを夫々ｒＯＪにリセットし、それに含ま
れる図示しない表示アドレス演算器による表示アドレス
の演算を表示フレームの先頭から開始するようにする。

このような表示プロセッサＤＳＰＵの制御状態を表示フ
レームの先頭にイニシャライズする動作には所定時間必
要とされるため、同期制御信号ＥＸＶＳＹＮＣの立上り
変化から表示フレームを開始するまでにはスレーブ表示
制御装置５ＤＳＰＣ固有の外部同期遅れ時間Ｔｄｅｌ（
第２図参照）を生ずる。

更に、上記リセット信号ＥＸＲ３Ｔは、遅延回路ＤＥＬ
Ｌを経由して（当該遅延回路ＤＥＬＬの出力信号を以下
イニシャライズ信号Ｓ　Ｔ　Ｉ　Ｎ　Ｉ　’１’と記す
）上記分周回路ＤＩＶに供給され、これにより、内部ス
テート信号ＩＭＣＹＣＩ、ＩＭＣＹＣ２の位相合わせが
行われ、且つ、これら内部ステート信号ＩＭＣＹＣＩ、
ＩＭＣＹＣ２は出力バッファ０ＢＦ２を介して外部にス
テート信号ＭＣＹＣＩ、ＭＣＹＣ２として与えられる。

尚、ステート信号ＭＣＹＣ２（ＩＭＣＹＣ２）はステー
ト信号ＭＣＹＣＩ　（ＩＭＣＹＣＩ）に対してい１７４
周期遅延された位相を持つ。

このような表示プロセッサＤＳＰＵにおける内部イニシ
ャライズ動作とステート信号ＩＭＣＹＣ１、ＩＭＣＹＣ
２（ＭＣＹＣＩ、　ＭＣＹＣ２）の位相合わせ終了後の
所定タイミングで、表示フレームの先頭として水平同期
信号５Ｈ３ＹＮＣをアサートし且つ垂直同期信号５ＶＳ
ＹＮＣをネゲートして、スレーブ表示制御装置５ｏｓｐ
ｃは表示動作を開始する。

一方４表示プロセッサＤＳＰＵにおけるステート信号Ｉ
ＭＣＹＣＩ、ＩＭＣＹＣ２（ＭＣＹＣＩ。

ＭＣＹＣ２）の位相合わせ期間中さらにはその内部イニ
シャライズ動作期間を含む所定期間、スレーブ表示制御
装置ｆ！５ＤＳＰＣによるフレームバッファメモリＳＦ
ＢＭのアクセスを禁止するためのアイドル信号ＩＤＬＥ
を形成する波形切り出し回路ＥＸＰＧＥＮ２が設けられ
ている。

この波形切り出し回路ＥＸＰＧＥＮ２は、上記同期制御
信号ＥＸＶＳＹＮＣが入力される直列接続された遅延回
路ＤＥＬ及びインバータＩＮＶと、このインバータＩＮ
Ｖの出力及び同期制御信号ＥＸＶＳＹＮＣを２人力とし
てアイドル信号ＩＤＬＥを形成するアンドゲートＡＮＤ
によって構成され、同期制御信号Ｅ　ＸＶ　Ｓ　Ｙ　Ｎ
Ｃがネゲートされるとき、この立上り変化を検出し遅延
回路ＤＥＬ２などによって決定される所定期間アイドル
信号ＩＤＬＥをアサートする。

このアイドル信号ＩＤＬＥは、表示プロセッサＤ’ＳＰ
Ｕ、リフレッシュアドレス演算回路ＲＦＵ、及び描画プ
ロセッサＤＲＵに夫々供給され、さらに詳しくは表示プ
ロセッサＤＳＰＵに代表的に示されているような制御部
ＣＴＲ及び入出力制御部Ｆｌ○に供給され、メモリサイ
クルの先頭においてアイドル信号ＩＤＬＥがアサートさ
れているメモリサイクルにおいてフレームバッファＳＦ
ＢＭのアクセスを禁止制御する。例えば表示プロセッサ
ＤＳＰＵはアイドル信号ＩＤＬＥがアサートされると、
前の表示フレームのための表示アドレスが残っている場
合に当該アドレスの出力を止める。

リフレッシュ演算回路ＲＦＵはアイドル信号ＩＤＬＥが
アサートされると、図示しないリフレッシュカウンタの
計数動作とリフレッシュアドレスの出力を停止する。描
画プロセッサＤＲＵはアイドル信号ＩＤＬＥがアサート
されると、描画演算を待ち状態とし、−切の描画アドレ
スの出力を停止する。

次に上記アイドル信号ＩＤＬＥによるアクセス禁止動作
を第２図に基づいて説明する。

スレーブ表示制御装置５ＤＳＰＣが起動するフレームバ
ッファメモリＳＦＢＭのための１メモリサイクルは、特
に制限されないが、システムクロックＣＬＫのステート
ＧＯ〜Ｇ７で構成される。

同期制御信号ＥＸＶＳＹＮＣの立上り変化が時刻ｔ工に
スレーブ表示制御装置に５ＤＳＰＣに入力されると、こ
れに基づいてスレーブ表示制御装置に５ＤＳＰＣは以下
の動作を行う。

第１には、波形切り出し回路ＥＸＰＧＥＮＩが同期制御
信号ＥＸＶＳＹＮＣの立上り変化に同期してリセット信
号ＥＸＲ８Ｔを所定期間アサートする。これにより、リ
セット信号ＥＸＲ８Ｔを受ける表示プロセッサＤＳＰＵ
はその制御状態を表、示フレームの先頭へイニシャライ
ズする。即ち、図示しない水平同期カウンタや垂直同期
カウンタを「０」にリセットし、図示しない表示アドレ
ス演算器で表示アドレスの演算を表示フレームの先頭か
ら開始してそれを出力バッファ○ＢＦ３がら出力する。

斯る表示プロセッサＤＳＰＵによる表示フレームの先頭
へイニシャライズする制御動作には表示プロセッサＤＳ
ＰＵ固有の外部同期遅れ時間Ｔｄｅｌ（時刻ｔ□〜ｔｉ
）が必要とされる。

第２には、上記リセット信号ＥＸＲ８Ｔを遅延回路ＤＥ
ＬＬで遅延させて形成されるイニシャライズ信号５ＴＩ
ＮＩＴのネゲートタイミングに同期して時刻ｔｉから時
刻ｔｊの期間にステート信号ＩＭＣＹＣＩ、ＩＭＣＹＣ
２（ＭＣＹＣＩ、ＭＣＹＣ２）の位相合わせが行われ、
時刻ｔｊにおけるシステムクロックＣＬＫをステートＧ
ｏとして認識する。

第３には、上記同期制御信号ＥＸＶＳＹＮＣがネゲート
されるとき、波形切り出し回路ＥＸＰＧＥＮ２がこの立
上り変化を検出し所定期間アイドル信号ＩＤＬＥをアサ
ートする。このアサート期間は、特に制限されないが、
時刻ｔｊ以降であって時刻ｔ３までの間維持される。こ
のアイドル信号ＩＤＬＥが供給される表示プロセッサＤ
ＳＰＵ、リフレッシュアドレス演算回路ＲＦＵ、及び描
画プロセッサＤＲＵは、メモリサイクルの先頭でアイド
ル信号ＩＤＬＥがアサートされている各メモリサイクル
においてフレームバッファＳＦＢＭのアクセスを禁止制
御する。このフレームバッファＳＦＢＭのアクセスを禁
止する期間（ＴｉｄｌｅすなわちＩＤＬＥ期間）は、本
実施例に従えば時刻ｔ２〜ｔ、とされる。

このＩＤＬＥ期間において、表示プロセッサＤＳＰＵは
リセット信号ＥＸＲ３Ｔによりイニシャライズ動作され
るが、前の表示フレームのための表示アドレスが残って
いる場合には当該アドレスの出力を止める。リフレッシ
ュ演算回路ＲＦＵはアイドル信号ＩＤＬＥがアサートさ
れると、図示しないリフレッシュカウンタの計数動作と
リフレッシュアドレスの出力を停止して実質的なりフレ
ッシュ動作を一旦休止する。描画プロセッサＤＲＵはア
イドル信号ＩＤＬＥがアサートされると、描画演算を待
ち状態にして一切の描画動作を行わない。

上記実施例によれば以下の作用効果を得るものである。

（１）マスタ表示制御装置ＭＤＳＰＣから出力される同
期制御信号ＥＸＶＳＹＮＣがアサートされてこれがスレ
ーブ表示制御装置５ＤＳＰＣに入力されると、当該スレ
ーブ表示制御装置５ｏｓｐｃがこの制御状態を表示フレ
ームの先頭にイニシャライズすると共にステート信号Ｉ
ＭＣＹＣＩ、ＩＭＣＹＣ２（ＭＣＹＣＩ、ＭＣＹＣ２）
　の位相合わせを行う間、特にステー１・信号ＩＭＣＹ
ＣＩ。

ＩＭＣＹＣ２（ＭＣＹＣＩ、ＭＣＹＣ２）の波形が乱れ
る位相合わせ期間の前後のメモリサイクルを含むように
、アイドル信号ＩＤＬＥがアサートされることにより、
表示プロセッサＤＳＰＵ、リフレッシュアドレス演算回
路ＲＦＵ、及び描画プロセッサＤＲＵによるフレームバ
ッファメモリＳＦＢＭのアクセスを禁止することができ
る。

（２）上記作用効果より、スレーブ表示制御装置５ＤＳ
ＰＣ内部におけるステート信号ＩＭＣＹＣ１、ＩＭＣＹ
Ｃ２の位相合わせが完了しないときに出力されるステー
ト信号ＭＣＹＣＩ、ＭＣＹＣ２に同期してフレームバッ
ファメモリＳＦＢＭがアクセスされることはないから、
従来のようにマスタ表示制御装置とスレーブ表示制御装
置の同期状態を監視する位相比較回路のような外部回路
や。

この外部回路によって得られる同期状態に従ってマイク
ロプロセッサによる描画コマンドなどの発行を禁止する
ような制御手順を必要とすることなく、マスタ表示制御
装置に同期制御動作されるべきスレーブ表示制御装置に
よる非同期状態での不所望なアクセスを簡単に防止する
ことができる。

（３）上記作用効果より、表示システムを構成するため
の回路規模の小型化、さらにはシステムの信頼性向上を
達成することができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定されず
、その要旨を逸脱しない範囲において種々変更すること
ができる。

例えば上記実施例ではアイドル信号ＩＤＬＥを直接フレ
ームバッファメモリＳＦＢＭのアクセス禁止に利用する
構成としたが、本発明はこれに限定されるものではなく
、ステート信号ＩＭＣＹＣ１、ＩＭＣＹＣ２のような内
部ステート信号をマイクロプロセッサＭＰＵとのインタ
フェース部の制御に用いているときには、当該アイドル
信号よりＬＥを、マイクロプロセッサＭＰＵへ転送する
レディー信号やアクノリッジ信号のアサートを所定期間
遅延させるための信号として用いることもできる。即ち
、描画コマンドなど受付は可能な状態をマイクロプロセ
ッサＭＰＵに指示するタイミングを所定期間遅らせる。

さらには上記アイドル信号ＩＤＬＥのような信号を直接
又は間接的にマイクロプロセッサに供給するようにして
もよい。

また、本発明を表示システムに適用する場合、デイスプ
レィはＣＲＴデイスプレィに限定されるものではなく、
液晶デイスプレィでもよく、その場合には、本発明の同
期制御技術は液晶駆動回路に適用することができる。

以上の説明では、主として本発明者によってなされた発
明をその背景となった利用分野である表示システムに適
用した場合について説明したが、本発明はそれに限定さ
れるものではなく、通信データの相互やりとりに際して
のタイミング位相合わせなどの通信制御技術などにも適
用することが　４できる。本発明は、少なくとも複数の
装置間で同期もしくは追従関係をもってアクセス制御す
る条件のものに適用することができる 〔発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば以下の通りである。

すなわち、第１アクセス制御装置から供給される同期制
御信号に基づいて第１アクセス制御装置に同期した制御
動作を行う第２アクセス制御装置は、第１アクセス制御
装置に同期した動作を採るために内部状態を整える間、
その第１アクセス制御装置から供給される同期制御信号
に基づいて外部に対するアクセスをそれ自体で禁止する
ことにより、特別な外部回路やこの外部回路の指示に基
づくホスト側の特別な制御手順を必要とすることなく、
非同期状態での第２アクセス制御装置による不所望なア
クセスを簡単に禁止することができるという効果がある
。

【図面の簡単な説明】

第１図は本発明に係る同期制御システムの１実施例を示
すブロック図、 第２図はマスタ表示制御装置と同期動作されるべきスレ
ーブ表示制御装置によるフレームバッファメモリのアク
セス禁止動作を説明するためのタイムチャートである。 ＭＰＵ・・・マイクロプロセッサ、ＭＤＳＰＣ・・・マ
スタ表示制御装置、５ＤＳＰＣ・・・スレーブ表示制御
装置、ＭＦＢＭ、ＳＦＢＭ・・・フレームバッファメモ
リ、Ｈ３ＹＮＣ，５Ｈ８ＹＮＣ・・・水平同期信号、Ｖ
ＳＹＮＣ，５ＶＳＹＮＣ・・・垂直同期信号、ＥＸＶＳ
ＹＮＣ・・・同期制御信号、ＣＬＫ・・・システムクロ
ック信号、ＥＸＰＧＥＮＩ、ＥＸＰＧＥＮ２・・・波形
切り出し回路、ＩＭＣＹＣＩ、ＩＭＣＹＣ２，ＭＣＹＣ
Ｉ、ＭＣＹＣ２・・・ステート信号、ＩＤＬＥ・・・ア
イドル信号、ＤＳＰＵ・・・表示プロセッサ、ＲＦＵ・
・・リフレッシュアドレス演算回路、ＤＲＵ・・・描画
プロセッサ。

Claims (1)

1. 【特許請求の範囲】 １、第１アクセス制御装置と、この第１アクセス制御装
   置から供給される同期制御信号に基づいて第１アクセス
   制御装置に同期した制御動作を行う第２アクセス制御装
   置とを含み、この第２アクセス制御装置は、上記第１ア
   クセス制御装置に同期した動作を採るために内部状態を
   整える間、外部に対するアクセスをそれ自体で禁止する
   ようにされて成るものであることを特徴とする同期制御
   システム。 ２、上記第２アクセス制御装置は、外部に対するアクセ
   ス禁止動作を上記同期制御信号に基づいて行うようにさ
   れて成るものであることを特徴とする特許請求の範囲第
   １項記載の同期制御システム。 ３、上記第１アクセス制御装置は第１フレームバッファ
   メモリをアクセスすると共に表示装置に表示走査同期信
   号を与えるマスタ表示制御装置とされ、第２アクセス制
   御装置は上記マスタ表示制御装置に同期して第２フレー
   ムバッファメモリをアクセス制御するスレーブ表示制御
   装置とされ、このスレーブ表示制御装置は、マスタ表示
   制御装置が第１フレームバッファメモリに与えるメモリ
   サイクルに同期するように第２フレームバッファメモリ
   に与えるメモリサイクルの位相を制御する期間を含む所
   定期間、第２フレームバッファメモリに対するアクセス
   をそれ自体で禁止するようにされて成るものであること
   を特徴とする特許請求の範囲第１項又は第２項記載の同
   期制御システム。