JPH04101261A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH04101261A JPH04101261A JP21879490A JP21879490A JPH04101261A JP H04101261 A JPH04101261 A JP H04101261A JP 21879490 A JP21879490 A JP 21879490A JP 21879490 A JP21879490 A JP 21879490A JP H04101261 A JPH04101261 A JP H04101261A
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- JP
- Japan
- Prior art keywords
- access
- control circuit
- circuit
- timing
- master device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 title claims abstract description 9
- 238000011084 recovery Methods 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 4
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は処理速度の遅い入出力装置（以下Ｉ／Ｏと記す
）を構成要素に持つ情報処理装置に関するものである。
）を構成要素に持つ情報処理装置に関するものである。
この種の情報処理装置においては、マスタデバイスがＩ
ｌｏにデータを書込む場合、長い時間を要することにな
りマスタデバイスの処理能力を低下させる。又同じＩｌ
ｏに連続してアクセスする場合には、Ｉｌｏのりカバリ
−タイムの保証をソフトウェアは意識する必要があった
。
ｌｏにデータを書込む場合、長い時間を要することにな
りマスタデバイスの処理能力を低下させる。又同じＩｌ
ｏに連続してアクセスする場合には、Ｉｌｏのりカバリ
−タイムの保証をソフトウェアは意識する必要があった
。
従来、この種の対策として、連続するアクセスの間にセ
ルフジャンプ命令等を入れ、そのリカバリータイムを保
証する技法を採用している。
ルフジャンプ命令等を入れ、そのリカバリータイムを保
証する技法を採用している。
第３図は、このような従来例の一つを示すブロック図で
あり、第４図はその波形図である。
あり、第４図はその波形図である。
第３図において、マスタデバイス１１がｌ／Ｏ１−１
、 Ｉ ／ ０１−２、−Ｉ ／ ０１− ｎのいず
れかに対しデータを書込む場合、Ｉｌｏへのデータ書込
みが終了するまでアクセスをウェイト回路９によって延
長する。第４図に示す通り、工／Ｏアクセス１では、Ｉ
ｌｏへのデータ書込みが終了するｔｌ２までマスタデバ
イス１１が待たされ、又、連続する同じＩｌｏへのアク
セスであるＩ／Ｏアクセス２の発生をソフトウェアによ
って制御する。言いかえればＮｔｌ。からｔ□３までの
りカバリ−タイムの保証をソフトウェアが行うことにな
るのである。
、 Ｉ ／ ０１−２、−Ｉ ／ ０１− ｎのいず
れかに対しデータを書込む場合、Ｉｌｏへのデータ書込
みが終了するまでアクセスをウェイト回路９によって延
長する。第４図に示す通り、工／Ｏアクセス１では、Ｉ
ｌｏへのデータ書込みが終了するｔｌ２までマスタデバ
イス１１が待たされ、又、連続する同じＩｌｏへのアク
セスであるＩ／Ｏアクセス２の発生をソフトウェアによ
って制御する。言いかえればＮｔｌ。からｔ□３までの
りカバリ−タイムの保証をソフトウェアが行うことにな
るのである。
上述した従来の情報処理装置では、マスタデバイスが各
Ｉ／Ｏにデータを書込む場合、Ｉｌｏの処理速度が非常
に遅い為にマスタデバイスがそれだけアクセスの終了を
待たされることになり処理能力を著しく低下させるもの
であった。又、ソフトウェアにおいても連続する同じＩ
ｌｏへのアクセスは前のアクセスに対してＩｌｏの動作
が完全に終了しない状態で次のアクセスを行なわない様
そのリカバリータイムを保証しなければならないという
欠点がある。
Ｉ／Ｏにデータを書込む場合、Ｉｌｏの処理速度が非常
に遅い為にマスタデバイスがそれだけアクセスの終了を
待たされることになり処理能力を著しく低下させるもの
であった。又、ソフトウェアにおいても連続する同じＩ
ｌｏへのアクセスは前のアクセスに対してＩｌｏの動作
が完全に終了しない状態で次のアクセスを行なわない様
そのリカバリータイムを保証しなければならないという
欠点がある。
本発明の目的は、上記欠点を改善し、マスタデバイスが
各Ｉ／Ｏにデータを書込む際にはアドレスとデータを一
旦記憶しマスタデバイスのアクセスを終了させ、後に所
要のタイミングでＩｌｏにデータを書込むことによりマ
スタデバイスの処理能力を向上させるものであり、又、
同じＩｌｏへの連続するアクセスにおいてもそのリカバ
リータイムをハードウェアによって保証することにより
ソフトウェアの互換性を保つことができる情報処理装置
を提供することにある。
各Ｉ／Ｏにデータを書込む際にはアドレスとデータを一
旦記憶しマスタデバイスのアクセスを終了させ、後に所
要のタイミングでＩｌｏにデータを書込むことによりマ
スタデバイスの処理能力を向上させるものであり、又、
同じＩｌｏへの連続するアクセスにおいてもそのリカバ
リータイムをハードウェアによって保証することにより
ソフトウェアの互換性を保つことができる情報処理装置
を提供することにある。
本発明の情報処理装置は、他のバスとは分離された処理
速度の遅い複数の入出力装置が接続されるＩ／Ｏバスと
、マスタデバイスが入出力装置にデータを書込む場合に
アドレスとデータを一旦記憶しＩ／Ｏバスに供給するラ
ッチ回路と、ラッチ回路にラッチタイミング、各入出力
装置への制御信号、及び同じ入出力装置への連続アクセ
スを検出するタイミング制御回路と、タイミング制御回
路の内容によりマスタデバイスのアクセスを終了させる
制御信号を出力するレディ制御回路とを有する。
速度の遅い複数の入出力装置が接続されるＩ／Ｏバスと
、マスタデバイスが入出力装置にデータを書込む場合に
アドレスとデータを一旦記憶しＩ／Ｏバスに供給するラ
ッチ回路と、ラッチ回路にラッチタイミング、各入出力
装置への制御信号、及び同じ入出力装置への連続アクセ
スを検出するタイミング制御回路と、タイミング制御回
路の内容によりマスタデバイスのアクセスを終了させる
制御信号を出力するレディ制御回路とを有する。
第１図は、本発明の一実施例の情報処理装置のブロック
構成図、第２図はその動作を説明するための波形図であ
る。
構成図、第２図はその動作を説明するための波形図であ
る。
第１図において、ラッチ回路１．ラッチ回路２はシステ
ムバスからのアドレス及びデータをタイミング制御回路
３からのラッチタイミングにより一旦記憶しシステムバ
スとは分離されたＩ／Ｏバス５に供給する役目を持つ。
ムバスからのアドレス及びデータをタイミング制御回路
３からのラッチタイミングにより一旦記憶しシステムバ
スとは分離されたＩ／Ｏバス５に供給する役目を持つ。
一方、タイミング制御回路３は、アドレスデコーダ６の
出力より連続する同じＩｌｏへのアクセスを検出しなが
ら所要のタイミングで各Ｉ／Ｏへの制御信号を出力する
。又レディ制御回路４では、タイミング制御回路３から
の信号によりマスタデバイス（ＣＰＵ、ＤＭＡＣ等）７
のアクセスを終了させるレディ信号を供給することを示
している。
出力より連続する同じＩｌｏへのアクセスを検出しなが
ら所要のタイミングで各Ｉ／Ｏへの制御信号を出力する
。又レディ制御回路４では、タイミング制御回路３から
の信号によりマスタデバイス（ＣＰＵ、ＤＭＡＣ等）７
のアクセスを終了させるレディ信号を供給することを示
している。
この時の信号波形は第２図の如く、最初Ｉ／Ｏアクセス
１でデータを書込む際には、マスタデバイス７からのア
ドレス（ａ）及びデータ（ｃ）をｔｌでラッチし、ｔ２
でマスタデバイス７のアクセスを終了させるＲｅａｄｙ
（ｆ）を出力すると同時に、実際にＩｌｏにデータ（
ｄ）を書込むＷＲ（ｅ）を出力する。従って、ｊ２では
マスタデバイス７のアクセスが終了されている為ｔ２か
らは他の処理を実行することができる。
１でデータを書込む際には、マスタデバイス７からのア
ドレス（ａ）及びデータ（ｃ）をｔｌでラッチし、ｔ２
でマスタデバイス７のアクセスを終了させるＲｅａｄｙ
（ｆ）を出力すると同時に、実際にＩｌｏにデータ（
ｄ）を書込むＷＲ（ｅ）を出力する。従って、ｊ２では
マスタデバイス７のアクセスが終了されている為ｔ２か
らは他の処理を実行することができる。
又タイミング制御回路３は同じＩｌｏへの連続アクセス
のりカバリ−タイムを保証する為クロックを数え初め、
例えばターゲットのＩｌｏがｔ５までリカバリータイム
の保証が必要な場合、ｔ３より同じＩｌｏへのＩ／Ｏア
クセスであるＩ／Ｏアクセス２が発生しても本来ｔ４で
ラッチ回路１、ラッチ回路２に対して出力するラッチタ
イミングを出力せず、マスタデバイスに対しレディ制御
回路４によりウェイトサイクルを挿入する。
のりカバリ−タイムを保証する為クロックを数え初め、
例えばターゲットのＩｌｏがｔ５までリカバリータイム
の保証が必要な場合、ｔ３より同じＩｌｏへのＩ／Ｏア
クセスであるＩ／Ｏアクセス２が発生しても本来ｔ４で
ラッチ回路１、ラッチ回路２に対して出力するラッチタ
イミングを出力せず、マスタデバイスに対しレディ制御
回路４によりウェイトサイクルを挿入する。
そしてリカバリタイムが保証されるｔ５において、ラッ
チ回路１．ラッチ回路２に対しラッチタイミングを出力
し、アドレス（ａ）及びデータ（ｃ）をラッチし、ｔ６
でＲｅａｄＶ （ｆ）をマスタブバイス７に出力しアク
セスを終了すると同時に、実際のＩｌｏにＷＲ（ｅ）を
出力しデータ（ｄ）を書込むことになる。
チ回路１．ラッチ回路２に対しラッチタイミングを出力
し、アドレス（ａ）及びデータ（ｃ）をラッチし、ｔ６
でＲｅａｄＶ （ｆ）をマスタブバイス７に出力しアク
セスを終了すると同時に、実際のＩｌｏにＷＲ（ｅ）を
出力しデータ（ｄ）を書込むことになる。
本発明によれば、マスタデバイスはＩｌｏにデータを書
込む場合、処理速度の遅いＩｌｏに影響されることなく
速くアクセスを終了させることができる為、マスタデバ
イスの処理能力を向上することができ、又ハードウェア
によって連続する同じＩｌｏへのアクセスを検出しその
りカバリ−タイムを保証することによりソフトウェアの
互換性を保つ効果がある。
込む場合、処理速度の遅いＩｌｏに影響されることなく
速くアクセスを終了させることができる為、マスタデバ
イスの処理能力を向上することができ、又ハードウェア
によって連続する同じＩｌｏへのアクセスを検出しその
りカバリ−タイムを保証することによりソフトウェアの
互換性を保つ効果がある。
Claims (1)
- 【特許請求の範囲】 他のバスとは分離された処理速度の遅い複数の入出力装
置が接続されるＩ／Ｏバスと、 マスタデバイスが入出力装置にデータを書込む場合にア
ドレスとデータを一旦記憶しＩ／Ｏバスに供給するラッ
チ回路と、 該ラッチ回路にラッチタイミング、各入出力装置への制
御信号及び同じ入出力装置の連続アクセスを検出するタ
イミング制御回路と、 該タイミング制御回路の内容によりマスタデバイスのア
クセスを終了させる制御信号を出力するレディ制御回路
とを有することを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21879490A JPH04101261A (ja) | 1990-08-20 | 1990-08-20 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21879490A JPH04101261A (ja) | 1990-08-20 | 1990-08-20 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04101261A true JPH04101261A (ja) | 1992-04-02 |
Family
ID=16725471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21879490A Pending JPH04101261A (ja) | 1990-08-20 | 1990-08-20 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04101261A (ja) |
-
1990
- 1990-08-20 JP JP21879490A patent/JPH04101261A/ja active Pending
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