JPS62108341A - メモリデ−タ転送方式 - Google Patents
メモリデ−タ転送方式Info
- Publication number
- JPS62108341A JPS62108341A JP24865985A JP24865985A JPS62108341A JP S62108341 A JPS62108341 A JP S62108341A JP 24865985 A JP24865985 A JP 24865985A JP 24865985 A JP24865985 A JP 24865985A JP S62108341 A JPS62108341 A JP S62108341A
- Authority
- JP
- Japan
- Prior art keywords
- data
- transfer
- memory block
- memory
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
弦亘立互
本発明は、メモリ間におけるデータ転送を行なわせるメ
モリデータ転送方式に関する。
モリデータ転送方式に関する。
災米筑豊
従来、一つのデータバスに接続されたメモリ間における
データ転送を行なわせる場合、ＣＰＵのレジスタを介し
ながら１データあたりデータの読出サイクルと書込サイ
クルとの２サイクル分を要してメモリ間におけるデータ
転送を行なわせるようにしており、そのデータ転送に時
間がかかるものとなっている。
データ転送を行なわせる場合、ＣＰＵのレジスタを介し
ながら１データあたりデータの読出サイクルと書込サイ
クルとの２サイクル分を要してメモリ間におけるデータ
転送を行なわせるようにしており、そのデータ転送に時
間がかかるものとなっている。
１朔
本発明は以上の点を考慮してなされたもので、メモリ間
におけるデータ転送を高速で行なわせることができるよ
うにしたメモリデータ転送方式を提供するものである。
におけるデータ転送を高速で行なわせることができるよ
うにしたメモリデータ転送方式を提供するものである。
盗國
本発明はその目的達成のため、メモリを複数ブロックに
分割し、異なるメモリブロック間におけるデータ転送を
行なわせる際、各メモリブロックにそれぞれ互いに異な
るアドレスをそれぞれ供給し、一方のメモリブロックに
おけるデータの読出しと他方のメモリブロックにおける
データの書込みとを同時に実行させ、共通のデータバス
を使用して各メモリブロック間におけるデータ転送を１
サイクルで行なわせ′るようにするものである。
分割し、異なるメモリブロック間におけるデータ転送を
行なわせる際、各メモリブロックにそれぞれ互いに異な
るアドレスをそれぞれ供給し、一方のメモリブロックに
おけるデータの読出しと他方のメモリブロックにおける
データの書込みとを同時に実行させ、共通のデータバス
を使用して各メモリブロック間におけるデータ転送を１
サイクルで行なわせ′るようにするものである。
以下、添付図面を参照して本発明の一実施例について詳
述する。
述する。
本発明によるメモリデータ転送方式にあっては、メモリ
を複数のブロックに分割し、それぞれのメモリブロック
に独立したアドレスバスをもたせることにより、データ
転送に際してその転送元および転送先が同一のメモリブ
ロックでない場合に限り、各メモリブロックからのデー
タの読出しとデータの書込みとを同時に行なわせるよう
にしている。
を複数のブロックに分割し、それぞれのメモリブロック
に独立したアドレスバスをもたせることにより、データ
転送に際してその転送元および転送先が同一のメモリブ
ロックでない場合に限り、各メモリブロックからのデー
タの読出しとデータの書込みとを同時に行なわせるよう
にしている。
第１図はメモリを２つのブロック１１．１２に分割した
場合における本発明の実施例を示すもので１図示しない
ＣＰＵにおける共通のデータバス２に各メモリブロック
１１．１２が接続されている。また各メモリブロック１
１．１２のアドレスバスとして、メモリブロック１１に
対する偶数アドレスバス３１．メモリブロック１２に対
する奇数アドレスバス３２がそれぞれ独立して設けられ
、ＣＰＵに接続される外部アドレスバス４からの指定ア
ドレス値にオフセットレジスタ５におけるレジスタ値を
加減算器ＩＬ、６２によってそれぞれ加減算した値を偶
数アドレス、奇数アドレスとして指定可能となるように
している。また、ＣＰＵからアドレス指令ＬＬ Ｏ７４
が出されたときには加減算器６２が選択され、ＣＰＵか
らアドレス指令ＩＩ Ｉ Ｉ＋が出されたときにはイン
バータを介して加減算器６１が選択されるようになって
いる。
場合における本発明の実施例を示すもので１図示しない
ＣＰＵにおける共通のデータバス２に各メモリブロック
１１．１２が接続されている。また各メモリブロック１
１．１２のアドレスバスとして、メモリブロック１１に
対する偶数アドレスバス３１．メモリブロック１２に対
する奇数アドレスバス３２がそれぞれ独立して設けられ
、ＣＰＵに接続される外部アドレスバス４からの指定ア
ドレス値にオフセットレジスタ５におけるレジスタ値を
加減算器ＩＬ、６２によってそれぞれ加減算した値を偶
数アドレス、奇数アドレスとして指定可能となるように
している。また、ＣＰＵからアドレス指令ＬＬ Ｏ７４
が出されたときには加減算器６２が選択され、ＣＰＵか
らアドレス指令ＩＩ Ｉ Ｉ＋が出されたときにはイン
バータを介して加減算器６１が選択されるようになって
いる。
いまデータ転送に際してその転送元と転送先とが異なる
メモリブロックにある場合１例えばメモリブロック１１
からメモリブロック１２にデータ転送を行なわせる場合
には、ＣＰＣからアドレス指令１１１ Ｈｌを出力させ
て加減算器６１に゛′０″信号を与えることにより、転
送元のメモリブロック１１に対する偶数アドレスをオフ
セットＯに設定させる。他方、オフセットレジスタ５に
データの転送元と転送先とのアドレスの差を予め設定し
ておく。
メモリブロックにある場合１例えばメモリブロック１１
からメモリブロック１２にデータ転送を行なわせる場合
には、ＣＰＣからアドレス指令１１１ Ｈｌを出力させ
て加減算器６１に゛′０″信号を与えることにより、転
送元のメモリブロック１１に対する偶数アドレスをオフ
セットＯに設定させる。他方、オフセットレジスタ５に
データの転送元と転送先とのアドレスの差を予め設定し
ておく。
しかしてこのようにすれば、各加減算器６１゜６２から
メモリブロック１１．１２に所定の偶数アドレス、奇数
アドレスがそれぞれ与えられることになる。このような
状態でＣＰＵが転送元のメモリブロック１１からデータ
の読出しを行なわせると、その読み出されたデータがデ
ータバス２上に乗ってくるので、そこでその読み出され
たデータを転送先のメモリブロック１２に書き込ませる
ようにするとメモリブロック１１．１２間１；おけるデ
ータ転送を１サイクルで終了させることができる。
メモリブロック１１．１２に所定の偶数アドレス、奇数
アドレスがそれぞれ与えられることになる。このような
状態でＣＰＵが転送元のメモリブロック１１からデータ
の読出しを行なわせると、その読み出されたデータがデ
ータバス２上に乗ってくるので、そこでその読み出され
たデータを転送先のメモリブロック１２に書き込ませる
ようにするとメモリブロック１１．１２間１；おけるデ
ータ転送を１サイクルで終了させることができる。
この状態でアドレスを次々にインクリメントさせていけ
ば、あるメモリ領域におけるデータ転送が可能となる。
ば、あるメモリ領域におけるデータ転送が可能となる。
第２図に、そのときのデータ転送のタイミングを示して
いる。図中、Ｍは転送元の偶数アドレスを、Ｎは転送先
の奇数アドレスをそれぞれ示している。
いる。図中、Ｍは転送元の偶数アドレスを、Ｎは転送先
の奇数アドレスをそれぞれ示している。
またデータ転送に際してその転送元と転送先とが同一の
メモリブロックの場合には、従来と同様に、ＣＰＵのレ
ジスタを介して、■データあたりその読出サイクルと書
込サイクルとの２サイクルをもってデータ転送が行なわ
れることになる。
メモリブロックの場合には、従来と同様に、ＣＰＵのレ
ジスタを介して、■データあたりその読出サイクルと書
込サイクルとの２サイクルをもってデータ転送が行なわ
れることになる。
効−來一
以上１本発明によるメモリデータ転送方式にあっては、
異なるメモリブロック間におけるデータ転送を１サイク
ルで行なわせることが可能になり、そのデータ転送を高
速で行なわせることができるという優れた利点を有して
いる。
異なるメモリブロック間におけるデータ転送を１サイク
ルで行なわせることが可能になり、そのデータ転送を高
速で行なわせることができるという優れた利点を有して
いる。
第１図は本発明によるメモリデータ転送方式を具体的に
実施するためのシステム構成例を示すブロック図、第２
図は同システム構成にあって本発明を実施したときの各
部信号のタイミングを示すタイムチャートである。 １１．１２・・・メモリブロック ２・・・データバス
３１・・・偶数アドレスバス ３２・・・奇数アドレス
バス ４・・・外部アドレスバス ５・・・オフセット
レジスタ ６１．６２・・・加減算器 第１図 第２図 う４ト（乞！ ／ ”
実施するためのシステム構成例を示すブロック図、第２
図は同システム構成にあって本発明を実施したときの各
部信号のタイミングを示すタイムチャートである。 １１．１２・・・メモリブロック ２・・・データバス
３１・・・偶数アドレスバス ３２・・・奇数アドレス
バス ４・・・外部アドレスバス ５・・・オフセット
レジスタ ６１．６２・・・加減算器 第１図 第２図 う４ト（乞！ ／ ”
Claims (1)
- メモリを複数ブロックに分割し、異なるメモリブロック
間におけるデータ転送を行なわせる際、各メモリブロッ
クにそれぞれ互いに異なるアドレスをそれぞれ供給し、
一方のメモリブロックにおけるデータの読出しと他方の
メモリブロックにおけるデータの書込みとを同時に実行
させ、共通のデータバスを使用して各メモリブロック間
におけるデータ転送を１サイクルで行なわせるようにし
たメモリデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24865985A JPS62108341A (ja) | 1985-11-06 | 1985-11-06 | メモリデ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24865985A JPS62108341A (ja) | 1985-11-06 | 1985-11-06 | メモリデ−タ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62108341A true JPS62108341A (ja) | 1987-05-19 |
Family
ID=17181421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24865985A Pending JPS62108341A (ja) | 1985-11-06 | 1985-11-06 | メモリデ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62108341A (ja) |
-
1985
- 1985-11-06 JP JP24865985A patent/JPS62108341A/ja active Pending
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