JPH0553976A - コンピユータ間パラレルデータ転送方法及びバスアダプタ - Google Patents
コンピユータ間パラレルデータ転送方法及びバスアダプタInfo
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- JPH0553976A JPH0553976A JP3218988A JP21898891A JPH0553976A JP H0553976 A JPH0553976 A JP H0553976A JP 3218988 A JP3218988 A JP 3218988A JP 21898891 A JP21898891 A JP 21898891A JP H0553976 A JPH0553976 A JP H0553976A
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Abstract
(57)【要約】
【目的】本発明は、コンピュータ間パラレルデータ転送
方法及びバスアダプタに関し、構成を簡単にすることを
目的とする。 【構成】上位側制御回路２２と、ｒ／ｗ（リード／ライ
ト）フラグ２０Ｆと、アドレスバッファレジスタ２０Ａ
と、データ書き込みバッファレジスタ２０Ｗと、データ
読み出しバッファレジスタ２０Ｒと、下位側制御回路２
４とを備え、ｒ／ｗフラグ２０Ｆの内容に応じて、バッ
ファＲＡＭ１２ａの、レジスタ２０Ａに保持されたアド
レスのデータを読み出してレジスタ２０Ｒに保持し、又
は、レジスタ２０Ｗの内容を読み出して該アドレスに格
納する。
方法及びバスアダプタに関し、構成を簡単にすることを
目的とする。 【構成】上位側制御回路２２と、ｒ／ｗ（リード／ライ
ト）フラグ２０Ｆと、アドレスバッファレジスタ２０Ａ
と、データ書き込みバッファレジスタ２０Ｗと、データ
読み出しバッファレジスタ２０Ｒと、下位側制御回路２
４とを備え、ｒ／ｗフラグ２０Ｆの内容に応じて、バッ
ファＲＡＭ１２ａの、レジスタ２０Ａに保持されたアド
レスのデータを読み出してレジスタ２０Ｒに保持し、又
は、レジスタ２０Ｗの内容を読み出して該アドレスに格
納する。
Description
【０００１】
【産業上の利用分野】本発明は、上位コンピュータと下
位コンピュータとの間でパラレルデータの転送を行うコ
ンピュータ間パラレルデータ転送方法及びこの転送を行
うために両コンピュータ間を接続するバスアダプタに関
する。
位コンピュータとの間でパラレルデータの転送を行うコ
ンピュータ間パラレルデータ転送方法及びこの転送を行
うために両コンピュータ間を接続するバスアダプタに関
する。
【０００２】
【従来の技術】この種のバスアダプタでは、処理速度等
が異なる上位コンピュータと下位コンピュータの各々に
パラレルインタフェースボード、例えばＧＰ−ＩＢイン
タフェースボードを備えて、両ボード間をケーブルで接
続する構成となっており、構成が複雑である。
が異なる上位コンピュータと下位コンピュータの各々に
パラレルインタフェースボード、例えばＧＰ−ＩＢイン
タフェースボードを備えて、両ボード間をケーブルで接
続する構成となっており、構成が複雑である。
【０００３】
【発明が解決しようとする課題】本発明の目的は、ハー
ドウエア構成を簡単にすることが可能なコンピュータ間
パラレルデータ転送方法及び構成が簡単なバスアダプタ
を提供することにある。
ドウエア構成を簡単にすることが可能なコンピュータ間
パラレルデータ転送方法及び構成が簡単なバスアダプタ
を提供することにある。
【０００４】
【課題を解決するための手段及びその作用】図１は、本
発明に係るコンピュータ間パラレルデータ転送方法の原
理構成をフローチャートである。この方法は、次のよう
なステップ１〜７を有している。
発明に係るコンピュータ間パラレルデータ転送方法の原
理構成をフローチャートである。この方法は、次のよう
なステップ１〜７を有している。
【０００５】（１、２）上位コンピュータのアドレスバ
ス上のデータに基づいて、下位コンピュータに割り込み
要求信号ｒｑｉｒｔを供給する。
ス上のデータに基づいて、下位コンピュータに割り込み
要求信号ｒｑｉｒｔを供給する。
【０００６】（３）上位コンピュータからのリードライ
ト信号ｒ／ｗ、上位コンピュータのアドレスバス上のア
ドレスｈａｄｒ及びデータバス上のデータをバッファ記
憶手段に保持する。
ト信号ｒ／ｗ、上位コンピュータのアドレスバス上のア
ドレスｈａｄｒ及びデータバス上のデータをバッファ記
憶手段に保持する。
【０００７】（４）下位コンピュータは、割り込み要求
信号ｒｑｉｒｔに応答して、該バッファ記憶手段に保持
されたリードライト信号ｒ／ｗがリードを表している場
合には、次のステップ５を実行し、該バッファ記憶手段
に保持されたリードライト信号ｒ／ｗがライトを表して
いる場合には、次のステップ６を実行する。
信号ｒｑｉｒｔに応答して、該バッファ記憶手段に保持
されたリードライト信号ｒ／ｗがリードを表している場
合には、次のステップ５を実行し、該バッファ記憶手段
に保持されたリードライト信号ｒ／ｗがライトを表して
いる場合には、次のステップ６を実行する。
【０００８】（５）下位コンピュータの、該バッファ記
憶手段に保持された該アドレスＡに対応するアドレス
Ａ’に保持されているデータを、該バッファ記憶手段を
介して上位コンピュータに転送する。アドレスＡとＡ’
の関係は、例えば、Ａ’＝Ａ、Ａ’＝（アドレスＡの間
接アドレス）又はＡ’＝Ａ＋（ベースアドレス）等であ
る。
憶手段に保持された該アドレスＡに対応するアドレス
Ａ’に保持されているデータを、該バッファ記憶手段を
介して上位コンピュータに転送する。アドレスＡとＡ’
の関係は、例えば、Ａ’＝Ａ、Ａ’＝（アドレスＡの間
接アドレス）又はＡ’＝Ａ＋（ベースアドレス）等であ
る。
【０００９】（６）下位コンピュータの、該バッファ記
憶手段に保持された該アドレスに対応するアドレスに、
該バッファ記憶手段に保持されているデータを転送す
る。
憶手段に保持された該アドレスに対応するアドレスに、
該バッファ記憶手段に保持されているデータを転送す
る。
【００１０】（７）データ転送終了後は、データ転送終
了信号を下位コンピュータから上位コンピュータに送
る。
了信号を下位コンピュータから上位コンピュータに送
る。
【００１１】この方法は、本発明に係るバスアダプタを
用いて実施することができ、このバスアダプタを、実施
例図２中の対応する構成要素の符号を引用して説明す
る。
用いて実施することができ、このバスアダプタを、実施
例図２中の対応する構成要素の符号を引用して説明す
る。
【００１２】バスアダプタは、上位側制御回路２２と、
リードライト記憶素子２０Ｆと、アドレス記憶手段２０
Ａと、データ記憶手段２０Ｗ、２０Ｒと、下位側制御回
路２４とを備えた、比較的簡単な構成となっている。
リードライト記憶素子２０Ｆと、アドレス記憶手段２０
Ａと、データ記憶手段２０Ｗ、２０Ｒと、下位側制御回
路２４とを備えた、比較的簡単な構成となっている。
【００１３】上位側制御回路２２は、下位コンピュータ
１２のアドレスバス１８Ａ上のデータに基づいて、下位
コンピュータ１２に割り込み要求信号ｒｑｉｒｔを供給
し、かつ、上位側タイミング信号ｗｔｒｇ＊を出力し、
下位コンピュータ１２のアドレスバス１８Ａ上のデータ
及び下位コンピュータ１２からのデータ読み出し信号ｄ
ｏｅ＊に基づいて、出力制御信号ｒｃｒｌ＊を出力す
る。
１２のアドレスバス１８Ａ上のデータに基づいて、下位
コンピュータ１２に割り込み要求信号ｒｑｉｒｔを供給
し、かつ、上位側タイミング信号ｗｔｒｇ＊を出力し、
下位コンピュータ１２のアドレスバス１８Ａ上のデータ
及び下位コンピュータ１２からのデータ読み出し信号ｄ
ｏｅ＊に基づいて、出力制御信号ｒｃｒｌ＊を出力す
る。
【００１４】リードライト記憶素子２０Ｆは、上位側タ
イミング信号ｗｔｒｇ＊に応答して上位コンピュータ１
０からのリードライト信号ｒ／ｗを保持する。
イミング信号ｗｔｒｇ＊に応答して上位コンピュータ１
０からのリードライト信号ｒ／ｗを保持する。
【００１５】アドレス記憶手段２０Ａは、上位側タイミ
ング信号ｗｔｒｇ＊に応答して上位コンピュータ１０の
アドレスバス１６Ａ上のデータを保持する。
ング信号ｗｔｒｇ＊に応答して上位コンピュータ１０の
アドレスバス１６Ａ上のデータを保持する。
【００１６】データ記憶手段２０Ｗは、上位側タイミン
グ信号ｗｔｒｇ＊に応答して上位コンピュータ１０のデ
ータバス１６Ｄ上のデータを保持し、データ記憶手段２
０Ｒは、出力制御信号ｒｃｒｌ＊に応答して記憶内容を
上位コンピュータ１０のデータバス１６Ｄ上に出力す
る。
グ信号ｗｔｒｇ＊に応答して上位コンピュータ１０のデ
ータバス１６Ｄ上のデータを保持し、データ記憶手段２
０Ｒは、出力制御信号ｒｃｒｌ＊に応答して記憶内容を
上位コンピュータ１０のデータバス１６Ｄ上に出力す
る。
【００１７】下位側制御回路２４は、下位コンピュータ
１２が割り込み要求信号ｒｑｉｒｔに応答して割り込み
処理を実行することにより出力される信号に基づいて、
下位側タイミング信号ｒｄｓｔ＊、ａｏｅ＊、ｄｏｅ
＊、ｄｗｐｓ＊、ｗｃｒｌ＊を生成し、生成したこれら
信号に従い、リードライト記憶素子２０Ｆ及びアドレス
記憶手段２０Ａの内容を読み出して下位コンピュータ１
２に供給し、データ記憶手段２０Ｗの内容を読み出して
下位コンピュータ１２に供給し又は下位コンピュータ１
２からのデータを読み出してデータ記憶手段２０Ｒに保
持させ、データ転送終了後にデータ転送終了信号ｗｃｒ
ｌ＊を上位コンピュータ１０に供給する。
１２が割り込み要求信号ｒｑｉｒｔに応答して割り込み
処理を実行することにより出力される信号に基づいて、
下位側タイミング信号ｒｄｓｔ＊、ａｏｅ＊、ｄｏｅ
＊、ｄｗｐｓ＊、ｗｃｒｌ＊を生成し、生成したこれら
信号に従い、リードライト記憶素子２０Ｆ及びアドレス
記憶手段２０Ａの内容を読み出して下位コンピュータ１
２に供給し、データ記憶手段２０Ｗの内容を読み出して
下位コンピュータ１２に供給し又は下位コンピュータ１
２からのデータを読み出してデータ記憶手段２０Ｒに保
持させ、データ転送終了後にデータ転送終了信号ｗｃｒ
ｌ＊を上位コンピュータ１０に供給する。
【００１８】
【実施例】以下、図面に基づいて本発明の実施例を説明
する。
する。
【００１９】（１）第１実施例 図２は、第１実施例のバスアダプタ構成図である。
【００２０】処理速度等の異なる上位コンピュータ１０
と下位コンピュータ１２との間でパラレルデータの転送
を行うために、両者間にバスアダプタ１４を接続してい
る。
と下位コンピュータ１２との間でパラレルデータの転送
を行うために、両者間にバスアダプタ１４を接続してい
る。
【００２１】上位コンピュータ１０のバス１６は、アド
レスバス１６Ａと、データバス１６Ｄと、コントロール
バスとを備え、このコントロールバスは、リードライト
信号ｒ／ｗを送るための制御線１６１及びウエイトコン
トロール信号ｗｃｒｌ＊（＊は負論理を示す、以下同
様）を受けるための制御線１６２を含んでいる。一方、
下位コンピュータ１２のバス１８は、アドレスバス１８
Ａと、データバス１８Ｄと、コントロールバスとを備
え、このコントロールバスは、ＭＰＵ（ＭＰＵは、ＤＳ
Ｐや画像プロセッサ等を含む概念とする）が割り込み要
求信号ｒｑｉｒｔを受けるための制御線１８１を含んで
いる。
レスバス１６Ａと、データバス１６Ｄと、コントロール
バスとを備え、このコントロールバスは、リードライト
信号ｒ／ｗを送るための制御線１６１及びウエイトコン
トロール信号ｗｃｒｌ＊（＊は負論理を示す、以下同
様）を受けるための制御線１６２を含んでいる。一方、
下位コンピュータ１２のバス１８は、アドレスバス１８
Ａと、データバス１８Ｄと、コントロールバスとを備
え、このコントロールバスは、ＭＰＵ（ＭＰＵは、ＤＳ
Ｐや画像プロセッサ等を含む概念とする）が割り込み要
求信号ｒｑｉｒｔを受けるための制御線１８１を含んで
いる。
【００２２】アドレスバス１６Ａは、アドレスバッファ
レジスタ２０Ａ及び上位側制御回路２２の入力端子に接
続され、データバス１６Ｄは、データ書込みバッファレ
ジスタ２０Ｗの入力端子及びデータ読み出しバッファレ
ジスタ２０Ｒの出力端子に接続されている。データバス
１８Ｄは、アドレスバッファレジスタ２０Ａの出力端
子、データ書込みバッファレジスタ２０Ｗの出力端子及
びデータ読み出しバッファレジスタ２０Ｒの入力端子に
接続され、アドレスバス１８Ａは、下位側制御回路２４
の入力端子に接続されている。
レジスタ２０Ａ及び上位側制御回路２２の入力端子に接
続され、データバス１６Ｄは、データ書込みバッファレ
ジスタ２０Ｗの入力端子及びデータ読み出しバッファレ
ジスタ２０Ｒの出力端子に接続されている。データバス
１８Ｄは、アドレスバッファレジスタ２０Ａの出力端
子、データ書込みバッファレジスタ２０Ｗの出力端子及
びデータ読み出しバッファレジスタ２０Ｒの入力端子に
接続され、アドレスバス１８Ａは、下位側制御回路２４
の入力端子に接続されている。
【００２３】制御線１６１は、ｒ／ｗフラグ２０Ｆの入
力端子に接続され、ｒ／ｗフラグ２０Ｆの出力端子はデ
ータバス１８Ｄの例えば第０ビットデータラインに接続
されている。制御線１８１は、上位側制御回路２２の出
力端子に接続され、制御線１６２は、下位側制御回路２
４の出力端子に接続されている。
力端子に接続され、ｒ／ｗフラグ２０Ｆの出力端子はデ
ータバス１８Ｄの例えば第０ビットデータラインに接続
されている。制御線１８１は、上位側制御回路２２の出
力端子に接続され、制御線１６２は、下位側制御回路２
４の出力端子に接続されている。
【００２４】上位側制御回路２２からラッチ信号ｗｔｒ
ｇ＊を取り出すための制御線２６１は、ｒ／ｗフラグ２
０Ｆ、アドレスバッファレジスタ２０Ａ及びデータ書込
みバッファレジスタ２０Ｗのクロック入力端子に接続さ
れている。上位側制御回路２２から出力制御信号ｒｃｒ
ｌ＊を取り出すための制御線２６２は、データ読み出し
バッファレジスタ２０Ｒの出力イネーブル端子に接続さ
れている。下位側制御回路２４からフラグ読み出し信号
ｒｄｓｔ＊、アドレス読み出し信号ａｏｅ＊、データ読
み出し信号ｄｏｅ＊及びデータ書き込みパルスｄｗｐｓ
＊を取り出すための制御線２８１〜２８４は、それぞれ
ｒ／ｗフラグ２０Ｆ、アドレスバッファレジスタ２０Ａ
及びデータ書込みバッファレジスタ２０Ｗの出力イネー
ブル端子並びにデータ読み出しバッファレジスタ２０Ｒ
のクロック入力端子に接続されている。
ｇ＊を取り出すための制御線２６１は、ｒ／ｗフラグ２
０Ｆ、アドレスバッファレジスタ２０Ａ及びデータ書込
みバッファレジスタ２０Ｗのクロック入力端子に接続さ
れている。上位側制御回路２２から出力制御信号ｒｃｒ
ｌ＊を取り出すための制御線２６２は、データ読み出し
バッファレジスタ２０Ｒの出力イネーブル端子に接続さ
れている。下位側制御回路２４からフラグ読み出し信号
ｒｄｓｔ＊、アドレス読み出し信号ａｏｅ＊、データ読
み出し信号ｄｏｅ＊及びデータ書き込みパルスｄｗｐｓ
＊を取り出すための制御線２８１〜２８４は、それぞれ
ｒ／ｗフラグ２０Ｆ、アドレスバッファレジスタ２０Ａ
及びデータ書込みバッファレジスタ２０Ｗの出力イネー
ブル端子並びにデータ読み出しバッファレジスタ２０Ｒ
のクロック入力端子に接続されている。
【００２５】以上のように、バスアダプタ１４の構成は
従来よりも相当簡単になっている。次に、上記の如く接
続されたシステムの動作を説明する。
従来よりも相当簡単になっている。次に、上記の如く接
続されたシステムの動作を説明する。
【００２６】上位コンピュータ１０と下位コンピュータ
１２との間でのデータ転送は、上位コンピュータ１０か
ら下位コンピュータ１２への割り込み要求信号に基づい
て行われる。また、上位コンピュータ１０から下位コン
ピュータ１２へデータ転送する場合、上位コンピュータ
１０からデータ書込みバッファレジスタ２０Ｗを介して
下位コンピュータ１２のバッファＲＡＭ１２ａに書き込
まれる。下位コンピュータ１２から上位コンピュータ１
０へのデータ転送は、このバッファＲＡＭ１２ａからデ
ータ読み出しバッファレジスタ２０Ｒを介して行われ
る。
１２との間でのデータ転送は、上位コンピュータ１０か
ら下位コンピュータ１２への割り込み要求信号に基づい
て行われる。また、上位コンピュータ１０から下位コン
ピュータ１２へデータ転送する場合、上位コンピュータ
１０からデータ書込みバッファレジスタ２０Ｗを介して
下位コンピュータ１２のバッファＲＡＭ１２ａに書き込
まれる。下位コンピュータ１２から上位コンピュータ１
０へのデータ転送は、このバッファＲＡＭ１２ａからデ
ータ読み出しバッファレジスタ２０Ｒを介して行われ
る。
【００２７】上位コンピュータ１０は、バッファＲＡＭ
１２ａへのデータ書き込み命令を実行すると、図４
（Ｃ）に示す如く、リードライト信号ｒ／ｗが低レベル
となり、バッファＲＡＭ１２ａからのデータ読み出し命
令を実行すると、図５（Ｃ）に示す如く、リードライト
信号ｒ／ｗが高レベルとなる。上位側制御回路２２は、
図４（Ａ）又は図５（Ａ）に示すアドレスｈａｄｒの変
化を検出して、図４（Ｄ）又は図５（Ｄ）に示すような
ラッチ信号ｗｔｒｇ＊を生成し、これをｒ／ｗフラグ２
０Ｆ、アドレスバッファレジスタ２０Ａ及びデータ書込
みバッファレジスタ２０Ｗのクロック入力端子に供給し
て、リードライト信号ｒ／ｗ、アドレスｈａｄｒ及びデ
ータｈｄａｔａをそれぞれｒ／ｗフラグ２０Ｆ、アドレ
スバッファレジスタ２０Ａ及びデータ書込みバッファレ
ジスタ２０Ｗに保持させる。上位側制御回路２２は、ア
ドレスｈａｄｒがバッファＲＡＭ１２ａのアドレスを指
定していると判定すると、図４（Ｅ）又は図５（Ｅ）に
示すような割り込み要求信号ｒｑｉｒｔを下位コンピュ
ータ１２のＭＰＵに供給する。また、上位側制御回路２
２は、下位コンピュータ１２からのデータ読み出しの際
（データ読み出し信号ｄｏｅ＊がアサート（有効に）さ
れている時）には、出力制御信号ｒｃｒｌ＊をデータ読
み出しバッファレジスタ２０の出力イネーブル端子に供
給して、データ読み出しバッファレジスタ２０の内容を
データバス１６Ｄ上に取り出させる。
１２ａへのデータ書き込み命令を実行すると、図４
（Ｃ）に示す如く、リードライト信号ｒ／ｗが低レベル
となり、バッファＲＡＭ１２ａからのデータ読み出し命
令を実行すると、図５（Ｃ）に示す如く、リードライト
信号ｒ／ｗが高レベルとなる。上位側制御回路２２は、
図４（Ａ）又は図５（Ａ）に示すアドレスｈａｄｒの変
化を検出して、図４（Ｄ）又は図５（Ｄ）に示すような
ラッチ信号ｗｔｒｇ＊を生成し、これをｒ／ｗフラグ２
０Ｆ、アドレスバッファレジスタ２０Ａ及びデータ書込
みバッファレジスタ２０Ｗのクロック入力端子に供給し
て、リードライト信号ｒ／ｗ、アドレスｈａｄｒ及びデ
ータｈｄａｔａをそれぞれｒ／ｗフラグ２０Ｆ、アドレ
スバッファレジスタ２０Ａ及びデータ書込みバッファレ
ジスタ２０Ｗに保持させる。上位側制御回路２２は、ア
ドレスｈａｄｒがバッファＲＡＭ１２ａのアドレスを指
定していると判定すると、図４（Ｅ）又は図５（Ｅ）に
示すような割り込み要求信号ｒｑｉｒｔを下位コンピュ
ータ１２のＭＰＵに供給する。また、上位側制御回路２
２は、下位コンピュータ１２からのデータ読み出しの際
（データ読み出し信号ｄｏｅ＊がアサート（有効に）さ
れている時）には、出力制御信号ｒｃｒｌ＊をデータ読
み出しバッファレジスタ２０の出力イネーブル端子に供
給して、データ読み出しバッファレジスタ２０の内容を
データバス１６Ｄ上に取り出させる。
【００２８】下位コンピュータ１２は、この割り込み要
求信号ｒｑｉｒｔに応答して、図３に示すような割り込
み処理を行う。以下、括弧内の数値は、図中のステップ
識別番号を示す。
求信号ｒｑｉｒｔに応答して、図３に示すような割り込
み処理を行う。以下、括弧内の数値は、図中のステップ
識別番号を示す。
【００２９】（３０）最初に、レジスタ内容退避等の通
常の割り込み前処理を実行する。
常の割り込み前処理を実行する。
【００３０】次に、ｒ／ｗフラグ２０Ｆの内容をレジス
タＡにロードする命令を実行する。これにより、下位側
制御回路２４は、アドレスバス１８Ａ上のデータに基づ
き、すなわちアドレスをデコードして（以下同様）、読
み出し信号ｒｄｓｔ＊をアサートし、ｒ／ｗフラグ２０
Ｆの内容をデータバス１８Ｄ上に読み出す。読み出され
たデータは、下位コンピュータ１２のＭＰＵのレジスタ
Ａにロードされる。
タＡにロードする命令を実行する。これにより、下位側
制御回路２４は、アドレスバス１８Ａ上のデータに基づ
き、すなわちアドレスをデコードして（以下同様）、読
み出し信号ｒｄｓｔ＊をアサートし、ｒ／ｗフラグ２０
Ｆの内容をデータバス１８Ｄ上に読み出す。読み出され
たデータは、下位コンピュータ１２のＭＰＵのレジスタ
Ａにロードされる。
【００３１】次に、アドレスバッファレジスタ２０Ａの
内容をレジスタＢにロードする命令を実行する。これに
より、下位側制御回路２４は、アドレスバス１８Ａ上の
データに基づき、図４（Ｆ）又は図５（Ｆ）に示す如く
アドレス読み出し信号ａｏｅ＊をアサートして、アドレ
スバッファレジスタ２０Ａの内容をデータバス１８Ｄ上
に読み出す。読み出されたデータｍｄａｔａは、下位コ
ンピュータ１２のＭＰＵのレジスタＢにロードされる。
内容をレジスタＢにロードする命令を実行する。これに
より、下位側制御回路２４は、アドレスバス１８Ａ上の
データに基づき、図４（Ｆ）又は図５（Ｆ）に示す如く
アドレス読み出し信号ａｏｅ＊をアサートして、アドレ
スバッファレジスタ２０Ａの内容をデータバス１８Ｄ上
に読み出す。読み出されたデータｍｄａｔａは、下位コ
ンピュータ１２のＭＰＵのレジスタＢにロードされる。
【００３２】（３１）レジスタＡの第０ビットが‘１’
であるかどうかを調べる命令を実行し、‘０’の場合に
はステップ３２へ分岐し、‘１’の場合にはステップ３
３へ分岐する。
であるかどうかを調べる命令を実行し、‘０’の場合に
はステップ３２へ分岐し、‘１’の場合にはステップ３
３へ分岐する。
【００３３】（３２）データ書込みバッファレジスタ２
０Ｗの内容を、バッファＲＡＭ１２ａの、レジスタＢの
内容のアドレスに移動させる命令を実行する。これによ
り、下位側制御回路２４は、アドレスバス１８Ａ上のデ
ータに基づき、図５（Ｇ）に示す如くデータ読み出し信
号ｄｏｅ＊をアサートして、データ書込みバッファレジ
スタ２０Ｗの内容をデータバス１８Ｄ上に読み出させ
る。読み出されたデータは、バッファＲＡＭ１２ａの該
アドレスに格納される。
０Ｗの内容を、バッファＲＡＭ１２ａの、レジスタＢの
内容のアドレスに移動させる命令を実行する。これによ
り、下位側制御回路２４は、アドレスバス１８Ａ上のデ
ータに基づき、図５（Ｇ）に示す如くデータ読み出し信
号ｄｏｅ＊をアサートして、データ書込みバッファレジ
スタ２０Ｗの内容をデータバス１８Ｄ上に読み出させ
る。読み出されたデータは、バッファＲＡＭ１２ａの該
アドレスに格納される。
【００３４】次に、レジスタ内容復帰等の通常の割り込
み後処理を実行した後、割り込み処理を終了する。
み後処理を実行した後、割り込み処理を終了する。
【００３５】下位側制御回路２４は、このデータ読み出
し信号ｄｏｅ＊をネゲート（無効に）した後、図４
（Ｈ）に示すようなウエイトコントロール信号ｗｃｒｌ
＊をアサートし、制御線１６２を介し上位コンピュータ
１０のＭＰＵに供給する。上位コンピュータ１０はこれ
に応答して、リードライト信号ｒ／ｗを高レベルにし、
次の命令を実行する。一方、上位側制御回路２２は、ウ
エイトコントロール信号ｗｃｒｌ＊がアサートされる
と、図４（Ｅ）に示す如く割り込み要求信号ｒｑｉｒｔ
をネゲートする。
し信号ｄｏｅ＊をネゲート（無効に）した後、図４
（Ｈ）に示すようなウエイトコントロール信号ｗｃｒｌ
＊をアサートし、制御線１６２を介し上位コンピュータ
１０のＭＰＵに供給する。上位コンピュータ１０はこれ
に応答して、リードライト信号ｒ／ｗを高レベルにし、
次の命令を実行する。一方、上位側制御回路２２は、ウ
エイトコントロール信号ｗｃｒｌ＊がアサートされる
と、図４（Ｅ）に示す如く割り込み要求信号ｒｑｉｒｔ
をネゲートする。
【００３６】（３３）バッファＲＡＭ１２ａの、レジス
タＢの内容のアドレスに格納されているデータを、デー
タ読み出しバッファレジスタ２０Ｒに移動させる命令を
実行する。これにより、バッファＲＡＭ１２ａからこの
データがデータバス１８Ｄ上に読み出され、下位側制御
回路２４は、アドレスバス１８Ａ上のデータに基づき、
図４（Ｇ）に示す如くデータ書き込みパルスｄｗｐｓ＊
をアサートして、データバス１８Ｄ上のデータをデータ
読み出しバッファレジスタ２０Ｒに保持させる。
タＢの内容のアドレスに格納されているデータを、デー
タ読み出しバッファレジスタ２０Ｒに移動させる命令を
実行する。これにより、バッファＲＡＭ１２ａからこの
データがデータバス１８Ｄ上に読み出され、下位側制御
回路２４は、アドレスバス１８Ａ上のデータに基づき、
図４（Ｇ）に示す如くデータ書き込みパルスｄｗｐｓ＊
をアサートして、データバス１８Ｄ上のデータをデータ
読み出しバッファレジスタ２０Ｒに保持させる。
【００３７】次に、通常の割り込み後処理を実行した
後、割り込み処理を終了する。
後、割り込み処理を終了する。
【００３８】下位側制御回路２４は、データ書き込みパ
ルスｄｗｐｓ＊をネゲート（無効に）した後、図５
（Ｈ）に示すようなウエイトコントロール信号ｗｃｒｌ
＊をアサートし、これを上位コンピュータ１０のＭＰＵ
に供給する。上位コンピュータ１０はこれに応答して、
データバス１６Ｄ上のデータを読み込んだ後、リードラ
イト信号ｒ／ｗを低レベルにし、次の命令を実行する。
一方、上位側制御回路２２はウエイトコントロール信号
ｗｃｒｌ＊がアサートされると、図５（Ｅ）に示す如く
割り込み要求信号ｒｑｉｒｔをネゲートする。
ルスｄｗｐｓ＊をネゲート（無効に）した後、図５
（Ｈ）に示すようなウエイトコントロール信号ｗｃｒｌ
＊をアサートし、これを上位コンピュータ１０のＭＰＵ
に供給する。上位コンピュータ１０はこれに応答して、
データバス１６Ｄ上のデータを読み込んだ後、リードラ
イト信号ｒ／ｗを低レベルにし、次の命令を実行する。
一方、上位側制御回路２２はウエイトコントロール信号
ｗｃｒｌ＊がアサートされると、図５（Ｅ）に示す如く
割り込み要求信号ｒｑｉｒｔをネゲートする。
【００３９】このようにして、上位コンピュータ１０と
下位コンピュータ１２との間でデータが転送される。
下位コンピュータ１２との間でデータが転送される。
【００４０】（２）第２実施例 図６は、第２実施例のバスアダプタ構成図である。図２
と同一構成要素には、同一符号を付してその説明を省略
する。
と同一構成要素には、同一符号を付してその説明を省略
する。
【００４１】このバスアダプタ１４Ａは、型式６８０３
０のＭＰＵを備えた上位コンピュータ１０と、型式ＭＰ
８６２３２のＤＳＰを備えた下位コンピュータ１２とを
接続するものである。バス１６は、ＶＭＥバスである。
本第２実施例では、図２に示す上位側制御回路２２を、
アドレスデコーダ２２ａ、モノマルチバイブレータ２２
ｂ、インバータ２２ｃ及びアンドゲート２２ｄで構成
し、図２に示す下位側制御回路２４をアドレスデコーダ
２４ａ、アンドゲート２４ｂ及びＶＭＥウエイトコント
ロール回路２４ｃで構成し、図２に示すアドレスバッフ
ァレジスタ２０Ａ及びｒ／ｗフラグ２０Ｆの代わりに、
バッファレジスタ２０Ｂを用い、図２に示すデータ読み
出しバッファレジスタ２０Ｒ及びデータ書込みバッファ
レジスタ２０Ｗの代わりに、双方向バッファレジスタ２
０Ｔを用いている。
０のＭＰＵを備えた上位コンピュータ１０と、型式ＭＰ
８６２３２のＤＳＰを備えた下位コンピュータ１２とを
接続するものである。バス１６は、ＶＭＥバスである。
本第２実施例では、図２に示す上位側制御回路２２を、
アドレスデコーダ２２ａ、モノマルチバイブレータ２２
ｂ、インバータ２２ｃ及びアンドゲート２２ｄで構成
し、図２に示す下位側制御回路２４をアドレスデコーダ
２４ａ、アンドゲート２４ｂ及びＶＭＥウエイトコント
ロール回路２４ｃで構成し、図２に示すアドレスバッフ
ァレジスタ２０Ａ及びｒ／ｗフラグ２０Ｆの代わりに、
バッファレジスタ２０Ｂを用い、図２に示すデータ読み
出しバッファレジスタ２０Ｒ及びデータ書込みバッファ
レジスタ２０Ｗの代わりに、双方向バッファレジスタ２
０Ｔを用いている。
【００４２】アドレスデコーダ２２ａの入力端子には、
アドレスラインＡ２４〜Ａ１１からなるアドレスバス１
６Ａ２が接続され、アドレスデコーダ２２ａはこのアド
レスバス１６Ａ２上のアドレスが下位コンピュータ１２
のバッファＲＡＭ１２ａを指定している場合、一致信号
ＢＳを、モノマルチバイブレータ２２ｂのトリガ入力端
子、バッファレジスタ２０Ｂのクロック入力端子ＣＫ、
双方向バッファレジスタ２０Ｔのクロック入力端子ＣＫ
１に供給し、かつ、インバータ２２ｃを介してアンドゲ
ート２２ｄの一方の入力端子に供給する。モノマルチバ
イブレータ２２ｂはこれに応答して、一定時間幅の割り
込み要求信号ＸＩＴ０＊を出力し、これを下位コンピュ
ータ１２のＤＳＰに供給する。アンドゲート２２ｄの他
方の入力端子には、アドレスデコーダ２４ａからのデー
タ読み出し信号ｄｏｅ＊が供給される。
アドレスラインＡ２４〜Ａ１１からなるアドレスバス１
６Ａ２が接続され、アドレスデコーダ２２ａはこのアド
レスバス１６Ａ２上のアドレスが下位コンピュータ１２
のバッファＲＡＭ１２ａを指定している場合、一致信号
ＢＳを、モノマルチバイブレータ２２ｂのトリガ入力端
子、バッファレジスタ２０Ｂのクロック入力端子ＣＫ、
双方向バッファレジスタ２０Ｔのクロック入力端子ＣＫ
１に供給し、かつ、インバータ２２ｃを介してアンドゲ
ート２２ｄの一方の入力端子に供給する。モノマルチバ
イブレータ２２ｂはこれに応答して、一定時間幅の割り
込み要求信号ＸＩＴ０＊を出力し、これを下位コンピュ
ータ１２のＤＳＰに供給する。アンドゲート２２ｄの他
方の入力端子には、アドレスデコーダ２４ａからのデー
タ読み出し信号ｄｏｅ＊が供給される。
【００４３】バッファレジスタ２０Ｂの入力端子には、
アドレスラインＡ１０〜Ａ０２からなるアドレスバス１
６Ａ１と、図２中のリードライト信号ｒ／ｗに相当する
データ転送方向指定信号ＷＲＩＴＥ＊を送るための制御
線１６１とが接続されている。下位コンピュータ１２
は、バッファレジスタ２０Ｂの内容を読み出すことによ
り、バッファＲＡＭ１２ａ上のアドレスとデータ転送方
向の両方を知得することができる。これにより、データ
転送速度が第１実施例の場合よりも向上する。
アドレスラインＡ１０〜Ａ０２からなるアドレスバス１
６Ａ１と、図２中のリードライト信号ｒ／ｗに相当する
データ転送方向指定信号ＷＲＩＴＥ＊を送るための制御
線１６１とが接続されている。下位コンピュータ１２
は、バッファレジスタ２０Ｂの内容を読み出すことによ
り、バッファＲＡＭ１２ａ上のアドレスとデータ転送方
向の両方を知得することができる。これにより、データ
転送速度が第１実施例の場合よりも向上する。
【００４４】双方向バッファレジスタ２０Ｔには、その
転送方向制御入力端子ＤＩＲにデータ転送方向指定信号
ＷＲＩＴＥ＊が供給され、クロック入力端子ＣＫ２にデ
ータ書き込みパルスｄｗｐｓが供給され、出力イネーブ
ル端子ＯＥ＊にアンドゲート２２ｄの出力が供給され
る。
転送方向制御入力端子ＤＩＲにデータ転送方向指定信号
ＷＲＩＴＥ＊が供給され、クロック入力端子ＣＫ２にデ
ータ書き込みパルスｄｗｐｓが供給され、出力イネーブ
ル端子ＯＥ＊にアンドゲート２２ｄの出力が供給され
る。
【００４５】双方向バッファレジスタ２０Ｔは、レジス
タＡ及びＢと入出力ゲートとからなり、次のように動作
する。すなわち、転送方向制御入力端子ＤＩＲが低レベ
ルの場合には、クロック入力端子ＣＫ１に供給される信
号に同期してデータバス１６Ｄ上のデータをレジスタＡ
に読み込み、出力イネーブル端子ＯＥ＊が低レベルの時
レジスタＡの内容をデータバス１８Ｄ上に出力する。ま
た、転送方向制御入力端子ＤＩＲが高レベルの場合に
は、クロック入力端子ＣＫ２に供給される信号に同期し
てデータバス１８Ｄ上のデータをレジスタＢに読み込
み、出力イネーブル端子ＯＥ＊が低レベルの時レジスタ
Ｂの内容をデータバス１６Ｄ上に出力する。
タＡ及びＢと入出力ゲートとからなり、次のように動作
する。すなわち、転送方向制御入力端子ＤＩＲが低レベ
ルの場合には、クロック入力端子ＣＫ１に供給される信
号に同期してデータバス１６Ｄ上のデータをレジスタＡ
に読み込み、出力イネーブル端子ＯＥ＊が低レベルの時
レジスタＡの内容をデータバス１８Ｄ上に出力する。ま
た、転送方向制御入力端子ＤＩＲが高レベルの場合に
は、クロック入力端子ＣＫ２に供給される信号に同期し
てデータバス１８Ｄ上のデータをレジスタＢに読み込
み、出力イネーブル端子ＯＥ＊が低レベルの時レジスタ
Ｂの内容をデータバス１６Ｄ上に出力する。
【００４６】また、アドレスデコーダ２４ａからのデー
タ書込みパルスｄｗｐｓ＊及びデータ読み出し信号ｄｏ
ｅ＊はアンドゲート２４ｂを介してＶＭＥウエイトコン
トロール回路２４ｃの入力端子に供給される。ＶＭＥウ
エイトコントロール回路２４ｃは、アンドゲート２４ｄ
の出力に基づいて、ウエイトコントロール信号ｗｃｒｌ
＊に相当する正常終了信号ＤＴＡＣＫ＊を出力する。
タ書込みパルスｄｗｐｓ＊及びデータ読み出し信号ｄｏ
ｅ＊はアンドゲート２４ｂを介してＶＭＥウエイトコン
トロール回路２４ｃの入力端子に供給される。ＶＭＥウ
エイトコントロール回路２４ｃは、アンドゲート２４ｄ
の出力に基づいて、ウエイトコントロール信号ｗｃｒｌ
＊に相当する正常終了信号ＤＴＡＣＫ＊を出力する。
【００４７】アドレス＆制御線１８Ｂは、アドレスライ
ンＥＡ０１及びＥＡ００と、アドレスバス上のアドレス
が確定したことを示す拡張データメモリアドレスストロ
ーブ信号ＸＡＳ＊及び拡張メモリリードライト制御信号
ＲＸＷとを供給する信号線からなる。ここに、拡張メモ
リは、ＤＳＰの外付けメモリであって、本実施例ではバ
ッファＲＡＭ１２ａを意味している。
ンＥＡ０１及びＥＡ００と、アドレスバス上のアドレス
が確定したことを示す拡張データメモリアドレスストロ
ーブ信号ＸＡＳ＊及び拡張メモリリードライト制御信号
ＲＸＷとを供給する信号線からなる。ここに、拡張メモ
リは、ＤＳＰの外付けメモリであって、本実施例ではバ
ッファＲＡＭ１２ａを意味している。
【００４８】他の点は、上記第１実施例と同様である。
【００４９】
【発明の効果】以上説明した如く、本発明に係るコンピ
ュータ間パラレルデータ転送方法及びバスアダプタによ
れば、その構成が簡単になるという効果を奏し、コンピ
ュータシステム構成の容易化に寄与するところが大き
い。
ュータ間パラレルデータ転送方法及びバスアダプタによ
れば、その構成が簡単になるという効果を奏し、コンピ
ュータシステム構成の容易化に寄与するところが大き
い。
【図１】方法発明の原理構成をフローチャートである。
【図２】本発明の第１実施例のバスアダプタ構成図であ
る。
る。
【図３】下位コンピュータのデータ転送手順を示すフロ
ーチャートである。
ーチャートである。
【図４】上位コンピュータが下位コンピュータのＲＡＭ
にデータを書き込む動作のタイミングチャートである。
にデータを書き込む動作のタイミングチャートである。
【図５】上位コンピュータが下位コンピュータのらから
データを読み込む動作のタイミングチャートである。
データを読み込む動作のタイミングチャートである。
【図６】本発明の第２実施例のバスアダプタ構成図であ
る。
る。
１０ 上位コンピュータ １２ 下位コンピュータ １２ａ バッファＲＡＭ １４、１４Ａ バスアダプタ １６、１８ バス １６Ａ、１６Ａ１、１６Ａ２、１８Ａ アドレスバス １６Ｄ、１８Ｄ データバス １６１、１６２、１８１、１８２、２６１、２８１〜２
８５ 制御線 ２０Ｆ ｒ／ｗフラグ ２０Ａ アドレスバッファレジスタ ２０Ｂ バッファレジスタ ２０Ｗ データ書込みバッファレジスタ ２０Ｒ データ読み出しバッファレジスタ ２０Ｔ 双方向バッファレジスタ ２２ｂ モノマルチバイブレータ ｒ／ｗ リードライト信号 ｒｑｉｒｔ 割り込み要求信号 ｈａｄｒ アドレス ｈｄａｔａ、ｍｄａｔａ データ ｗｔｒｇ＊ ラッチ信号 ｒｃｒｌ＊ データ読み出し信号 ａｏｅ＊ アドレス読み出し信号 ｄｏｅ＊ データ読み出し信号 ｄｗｐｓ＊ データ書き込みパルス ｒｄｓｔ＊ 読み出し信号 ｗｃｒｌ＊ ウエイトコントロール信号 ＸＩＴ０＊ 割り込み要求信号 ＢＳ 一致信号 ＷＲＩＴＥ＊ データ転送方向指定信号 ＸＡＳ＊ 拡張データメモリアドレスストローブ信号 ＲＸＷ 拡張メモリリードライト制御信号 ＤＴＡＣＫ＊ 正常終了信号 ＤＩＲ 転送方向制御入力端子 ＣＫ、ＣＫ１、ＣＫ２ クロック入力端子 ＯＥ 出力イネーブル端子
８５ 制御線 ２０Ｆ ｒ／ｗフラグ ２０Ａ アドレスバッファレジスタ ２０Ｂ バッファレジスタ ２０Ｗ データ書込みバッファレジスタ ２０Ｒ データ読み出しバッファレジスタ ２０Ｔ 双方向バッファレジスタ ２２ｂ モノマルチバイブレータ ｒ／ｗ リードライト信号 ｒｑｉｒｔ 割り込み要求信号 ｈａｄｒ アドレス ｈｄａｔａ、ｍｄａｔａ データ ｗｔｒｇ＊ ラッチ信号 ｒｃｒｌ＊ データ読み出し信号 ａｏｅ＊ アドレス読み出し信号 ｄｏｅ＊ データ読み出し信号 ｄｗｐｓ＊ データ書き込みパルス ｒｄｓｔ＊ 読み出し信号 ｗｃｒｌ＊ ウエイトコントロール信号 ＸＩＴ０＊ 割り込み要求信号 ＢＳ 一致信号 ＷＲＩＴＥ＊ データ転送方向指定信号 ＸＡＳ＊ 拡張データメモリアドレスストローブ信号 ＲＸＷ 拡張メモリリードライト制御信号 ＤＴＡＣＫ＊ 正常終了信号 ＤＩＲ 転送方向制御入力端子 ＣＫ、ＣＫ１、ＣＫ２ クロック入力端子 ＯＥ 出力イネーブル端子
Claims (2)
- 【請求項１】 上位コンピュータ（１０）と下位コンピ
ュータ（１２）との間でパラレルデータを転送するコン
ピュータ間パラレルデータ転送方法において、 該下位コンピュータのアドレスバス（１６Ａ）上のデー
タに基づいて、該下位コンピュータに割り込み要求信号
（ｒｑｉｒｔ）を供給し（１、２）、 該上位コンピュータからのリードライト信号（ｒ／
ｗ）、該上位コンピュータのアドレスバス上のアドレス
及びデータバス（１６Ｄ）上のデータをバッファ記憶手
段（２０Ｆ、２０Ａ、２０Ｗ、２０Ｒ）に保持し
（３）、 該下位コンピュータは、該割り込み要求信号に応答し
て、該バッファ記憶手段に保持された該リードライト信
号がリードを表している場合には、該下位コンピュータ
の、該バッファ記憶手段に保持された該アドレスに対応
するアドレスに保持されているデータを、該バッファ記
憶手段を介して該上位コンピュータに転送し（４、
５）、該バッファ記憶手段に保持された該リードライト
信号がライトを表している場合には、該下位コンピュー
タの、該バッファ記憶手段に保持された該アドレスに対
応するアドレスに、該バッファ記憶手段に保持されてい
るデータを転送し、（４、６） データ転送終了後、データ転送終了信号を該下位コンピ
ュータから該上位コンピュータに送る（７）ことを特徴
とするコンピュータ間パラレルデータ転送方法。 - 【請求項２】 上位コンピュータ（１０）と下位コンピ
ュータ（１２）との間でパラレルデータを転送するため
に、両コンピュータ間に接続されるバスアダプタにおい
て、 該下位コンピュータのアドレスバス（１６Ａ）上のデー
タに基づいて、該下位コンピュータに割り込み要求信号
（ｒｑｉｒｔ）を供給し、かつ、上位側タイミング信号
（ｗｔｒｇ＊）を出力し、該下位コンピュータのアドレ
スバス（１６Ａ）上のデータ及び該下位コンピュータか
らのデータ読み出し信号に基づいて、出力制御信号（ｒ
ｃｒｌ＊）を出力する上位側制御回路（２２）と、 該上位側タイミング信号に応答して該上位コンピュータ
からのリードライト信号（ｒ／ｗ）を保持するリードラ
イト記憶素子（２０Ｆ）と、 該上位側タイミング信号に応答して該上位コンピュータ
のアドレスバス上のデータを保持するアドレス記憶手段
（２０Ａ）と、 該上位側タイミング信号に応答して該上位コンピュータ
のデータバス（１６Ｄ）上のデータを保持し、該出力制
御信号に応答して記憶内容を該上位コンピュータのデー
タバス上に出力するデータ記憶手段（２０Ｗ、２０Ｒ）
と、 該下位コンピュータが該割り込み要求信号に応答して割
り込み処理を実行することにより出力される信号に基づ
いて下位側タイミング信号（ｒｄｓｔ＊、ａｏｅ＊、ｄ
ｏｅ＊、ｄｗｐｓ＊、ｗｃｒｌ＊）を生成し、該下位側
タイミング信号に従い、該リードライト記憶素子及び該
アドレス記憶手段の内容を読み出して該下位コンピュー
タに供給し、該データ記憶手段の内容を読み出して該下
位コンピュータに供給し又は該下位コンピュータからの
データを読み出して該データ記憶手段に保持させ、デー
タ転送終了後にデータ転送終了信号を該上位コンピュー
タに供給する下位側制御回路（２４）と、 を有することを特徴とするバスアダプタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3218988A JPH0553976A (ja) | 1991-08-29 | 1991-08-29 | コンピユータ間パラレルデータ転送方法及びバスアダプタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3218988A JPH0553976A (ja) | 1991-08-29 | 1991-08-29 | コンピユータ間パラレルデータ転送方法及びバスアダプタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0553976A true JPH0553976A (ja) | 1993-03-05 |
Family
ID=16728512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3218988A Withdrawn JPH0553976A (ja) | 1991-08-29 | 1991-08-29 | コンピユータ間パラレルデータ転送方法及びバスアダプタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0553976A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7381684B2 (en) | 2001-10-16 | 2008-06-03 | Lintec Corporation | Method for using a rewritable thermal label |
-
1991
- 1991-08-29 JP JP3218988A patent/JPH0553976A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7381684B2 (en) | 2001-10-16 | 2008-06-03 | Lintec Corporation | Method for using a rewritable thermal label |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |