JPH04101263A - クロック装置 - Google Patents
クロック装置Info
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- JPH04101263A JPH04101263A JP2404674A JP40467490A JPH04101263A JP H04101263 A JPH04101263 A JP H04101263A JP 2404674 A JP2404674 A JP 2404674A JP 40467490 A JP40467490 A JP 40467490A JP H04101263 A JPH04101263 A JP H04101263A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
- G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
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- G06F13/38—Information transfer, e.g. on bus
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- General Physics & Mathematics (AREA)
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- Microcomputers (AREA)
- Bus Control (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［０００１］
本発明は、中央処理装置及び命令コードメモリに接続さ
れた内部アドレスバス及び内部データバスを有する前記
中央処理装置が設けられたマイクロプロセッサシステム
で、少なくとも、１つのクロックワイヤ及び１つのデー
タワイヤを有する直列型の外部バスに対するクロックを
生じるクロック装置に関するものである［０００２］ 本発明は特に、例えばオーディオ−ビデオシステムのよ
うな専門的な或いは家庭用の電気装置を制御するために
、自動装置に用いられているマイクロプロセッサシステ
ムに用いられる。 ［０００３］
れた内部アドレスバス及び内部データバスを有する前記
中央処理装置が設けられたマイクロプロセッサシステム
で、少なくとも、１つのクロックワイヤ及び１つのデー
タワイヤを有する直列型の外部バスに対するクロックを
生じるクロック装置に関するものである［０００２］ 本発明は特に、例えばオーディオ−ビデオシステムのよ
うな専門的な或いは家庭用の電気装置を制御するために
、自動装置に用いられているマイクロプロセッサシステ
ムに用いられる。 ［０００３］
従来では、上述した種類の直列型の外部バスに対する装
置は複数の命令によってクロック及びデータを生じる。 従って、バス上でのデータ伝送速度が制限される。 ［０００４］
置は複数の命令によってクロック及びデータを生じる。 従って、バス上でのデータ伝送速度が制限される。 ［０００４］
本発明の目的は、直列伝送をより高速に達成できしかも
簡単且つ廉価な装置で達成できるクロック装置を提供せ
んとすにある。 ［０００５］
簡単且つ廉価な装置で達成できるクロック装置を提供せ
んとすにある。 ［０００５］
本発明は、中央処理装置及び命令コードメモリに接続さ
れた内部アドレスバス及び内部データバスを有する前記
中央処理装置が設けられたマイクロプロセッサシステム
で、少なくとも、１つのクロックワイヤ及び１つのデー
タワイヤを有する直列型の外部バスに対するクロックを
生じるクロック装置において、外部バスの前記クロック
ワイヤが内部アドレスバスの最下位ビットワイヤに接続
されいることを特徴とする。 ［０００６］ 本発明によれば、外部バス上にクロックを形成するため
に通常必要とする命令コードを中央処理装置が読取った
り実行したりすることなく、直列型の外部バス上に書込
みを行なうことができ、この読取り及び実行に対応する
サイクル時間が節約される。 ［０００７］ 直列型の外部バスのデータワイヤ上にデータを設定する
ために外部バスのデータワイヤを中央処理装置のポート
に接続し、前記の命令コードメモリが、直列型の外部バ
ス上での書込み命令中内部アドレスバス上に存在するア
ドレスに対応する位置に、中央処理装置の前記のポート
上にデータの値を設定するための命令コードを含んでい
るようにする。 ［０００８］ 直列型の外部バスからデータを読出すことを望む場合に
は、直列型の外部バスのデータワイヤと内部データバス
との間に、この内部データバス上に並列にデータを入れ
るためのシフトレジスタが設けられ、このシフトレジス
タのクロック入力端が内部アドレスバスの最下位ビット
ワイヤに接続されているようにするのが有利である。 ［０００９］ このシフトレジスタを用いるためには、命令コードメモ
リが、シフトレジスタのローディングの動作中に内部ア
ドレスバス上に存在するアドレスに対応する位置に非活
動命令コードを含むようにするのが好ましい。 ［００１０］ シフトレジタのクロック入力端と内部アドレスバスの最
下位ビットワイヤとの間には、要求時に前記のクロック
入力端を前記の最下位ビットワイヤがら分離させる素子
が挿入されているようにするのが有利である。 ［００１月 クロック装置には更にアドレスデコーダが設けられ、こ
のアドレスデコーダの入力端が前記マイクロプロセッサ
システムのアドレスバスに接続され、このアドレスデコ
ーダにより、このマイクロプロセッサシステムのアドレ
スバス上に１つ又はそれ以上の特定のアドレスが存在す
る場合に前記のシフトレジスタを動作状態にするように
するのが有利である。 ［００１２］
れた内部アドレスバス及び内部データバスを有する前記
中央処理装置が設けられたマイクロプロセッサシステム
で、少なくとも、１つのクロックワイヤ及び１つのデー
タワイヤを有する直列型の外部バスに対するクロックを
生じるクロック装置において、外部バスの前記クロック
ワイヤが内部アドレスバスの最下位ビットワイヤに接続
されいることを特徴とする。 ［０００６］ 本発明によれば、外部バス上にクロックを形成するため
に通常必要とする命令コードを中央処理装置が読取った
り実行したりすることなく、直列型の外部バス上に書込
みを行なうことができ、この読取り及び実行に対応する
サイクル時間が節約される。 ［０００７］ 直列型の外部バスのデータワイヤ上にデータを設定する
ために外部バスのデータワイヤを中央処理装置のポート
に接続し、前記の命令コードメモリが、直列型の外部バ
ス上での書込み命令中内部アドレスバス上に存在するア
ドレスに対応する位置に、中央処理装置の前記のポート
上にデータの値を設定するための命令コードを含んでい
るようにする。 ［０００８］ 直列型の外部バスからデータを読出すことを望む場合に
は、直列型の外部バスのデータワイヤと内部データバス
との間に、この内部データバス上に並列にデータを入れ
るためのシフトレジスタが設けられ、このシフトレジス
タのクロック入力端が内部アドレスバスの最下位ビット
ワイヤに接続されているようにするのが有利である。 ［０００９］ このシフトレジスタを用いるためには、命令コードメモ
リが、シフトレジスタのローディングの動作中に内部ア
ドレスバス上に存在するアドレスに対応する位置に非活
動命令コードを含むようにするのが好ましい。 ［００１０］ シフトレジタのクロック入力端と内部アドレスバスの最
下位ビットワイヤとの間には、要求時に前記のクロック
入力端を前記の最下位ビットワイヤがら分離させる素子
が挿入されているようにするのが有利である。 ［００１月 クロック装置には更にアドレスデコーダが設けられ、こ
のアドレスデコーダの入力端が前記マイクロプロセッサ
システムのアドレスバスに接続され、このアドレスデコ
ーダにより、このマイクロプロセッサシステムのアドレ
スバス上に１つ又はそれ以上の特定のアドレスが存在す
る場合に前記のシフトレジスタを動作状態にするように
するのが有利である。 ［００１２］
以下図面につき説明するに、図面を簡単とするためにこ
の図面には本発明を理解する上で重要な素子のみを示し
た。図１のシステムの中央処理装置１はレジスタ、クロ
ック、プログラムカウンタ及び演算装置のような通常の
論理素子（図示せず）を有している。ＲＯＭと称される
読取専用メモリ４はプログラム命令コードを有しており
、各サイクルで増分されるアドレスがこの読取専用メモ
リに供給され、その都度この読取専用メモリからコード
が読出され、そのシーケンスが原理的に図１のシステム
が実行するプログラムを構成する。 ここで述べる実施例は、中央処理装置（マイクロプロセ
ッサ）１がこの場合８ビツトのデータとアドレスとを交
互に送る混合バス７を用いている種類のもの（例えば８
０３１型のマイクロプロセッサ）であるという点で幾分
特別なものである。 その理由で、このバス７は、ある瞬時にアドレスを記憶
する目的のラッチ回路と称する回路２に接続れ、このラ
ッチ回路２が、読出専用メモリ４のアドレス入力端に接
続されているバス３にこのアドレスを生ぜしめる。混合
バス７はアドレスのうち８つの下位ビット（最下位から
８つのビット）のみを送り、従ってマイクロプロセッサ
１は８つの上位ビット（最上位から８つのビット）のた
めの他のバス１４を用いる。 ［００１３］ データ及びアドレスのためのそれぞれ別々の２つのバス
があった場合でも、本でき、特に、図１で破線９の内側
に設ける素子を全体的に考慮する場合、これら素子が、
バス７を８ビツトデータバスとしバス３及び１４が１６
ビツトアドレスバスを構成している２つのバスを有する
システムを表わすようにしうる。 ［００１４］ データ転送のための中央処理装置のポート１２には単線
接続ライン６が接続されている。この接続ライン６は外
部バスのデータワイヤ（”ｄａｔａ” ）であり、外部
バスのクロックワイヤ（”ｅｌｋ”）を１５で示す。２
本のワイヤ１５及び６は外部直列バスを構成し、周辺装
置１０に接続されている。 ［００１５］ 従来技術では、このクロックワイヤ１５は中央処理装置
のポートの１つに接続されており、このような構成を用
いるようにするために、−クロックワイヤ１５に接続さ
れたポートをＯにセットする（“ポートをクリアする°
゛） −データワイヤ６に接続されたポート上にデータを設定
する（パポートをセットする″又は゛ポートをクリアす
る″）−クロックワイヤ１５に接続したポートを１にセ
ットする（パポートをセットする ） 一データワイヤ６に接続されたポート上にデータを設定
する（″ポートをセットするパ又は“ポートをクリアす
る″）−以下同様にする； のような機械語命令のシーケンスを用いている。 ［００１６］ このようなシーケンスはワイヤ１５上のクロックの半周
期当り最少で３又は４基本サイクルの間続けられ、従っ
て８０３１型のマイクロプロセッサを用いた場合でもク
ロック周波数は最大で２００キロビット／秒となる。 ［００１７］ 本発明によれば、外部直列バスのクロックワイヤ１５を
システムアドレスバスの最下位ビットワイヤに接続する
。この場合、ワイヤ５をアドレスバス３の最下位ビット
ワイヤに接続し、ワイヤ１５を、後に説明する機能を有
し短絡回路に等価であると仮定する素子１６によりこの
ワイヤ５に接続する。 ［００１８］ コードを実行する度にその実行後にのみ次のアドレスが
バス３上に現れる。−般的には、メモリ４中に存在する
種々の命令コードの実行時間は可変であり、この理由で
アドレスバスの最下位ビットワイヤは１及びＯ状態を不
規則的なリズムで送る。しかし、この問題は本例の場合
生じない。その理由は、ポート１２上にデータの値を設
定するために、その都度命令コードメモリが、命令動作
中アドレスバス上に存在するアドレスに対応する位置に
、外部データワイヤ６上にデータの値を設定するための
命令コードを含んでいる為である。ここで説明する分野
は、予め分っている所定の値を直列バスを介して周辺装
置に送るために準備され同じプログラムステップに対し
常に同じとなる固定プログラムに基づいて装置を制御す
ることに関するものである。従って、対応するシーケン
スが読出専用メモリに書込まれている。 ［００１９］ このようなシーケンス中、命令コードは常に同じ特性で
あり、各命令には常に同じ時間を要する。例えば、パイ
）１１１００１１０を伝送する場合、順次の命令コード
は、最初のビットが最下位ビットであると仮定して、
“ポートをクリアする′°°゛ポートをセットする″″
ポートセットする°° ゛ポートをクリアする″“ポ
ートをクリアする″ “ポートをセットする″゛′′
ポートットする°“′ポートをセットする′となる。従
って、 “ポートをセットする″又は゛′ポートをクリ
アする′の命令の実行中、最下位ビットアドレスワイヤ
は論理値Ｏ及び１の値をとる。すなわち、これらの値は
、マイクロプロセッサのポート上にクロック信号値を設
定する必要なく、クロックを構成する。従って、１つの
基本サイクル当り１つのデータを伝送することができ、
８０３１型のマイクロプロセッサによって１メガバイト
／秒の周波数を得ることができる。 ［００２０１ このようなシーケンス中に存在する信号を図２に示す。 ラインＡでは縦線が各基本サイクルの開始時を示し、各
サイクル中に実行される命令を″′ポートをクリアする
°に対し、 “Ｃ１″で又はパポートをセットする°′
に対七″Ｓｔ″で示し、ラインＢはワイヤ５及び１５上
の信号を示し、８０３１型の中央処理装置の各基本サイ
クルでこの中央処理装置がメモリ４から２つのワードを
順次に読出し、すなわちアドレスが２つのステップ毎に
増分され、この為にアドレスノくスの最下位ビットワイ
ヤカミ値“１″及び“′Ｏ″を順次にとり、ラインＣは
ｃｌ”及び″Ｓ七″命令からそれぞれ得られるポート１
２及びワイヤ６上の信号を示す。 ［００２１］ 周辺装置１０からデータを読取るためには同じ手順を用
いることができなＸ／）。すなわち、ポート上に“１′
”を設定する（“′ポートをセットする″）か又はポー
トを“０１１に設定する（゛ポートをクリアする″）順
次の命令コードをワイヤ６上に存在する値を読取る（“
ポートを読取る″）コードと置き換えた場合、各命令サ
イクルは前のサイクル中に獲得したビットを消去し、２
つの順次の読取りコード間で記憶を行なう必要があり、
これにより命令動作を遅くする。この問題を解決するた
めに、シフトレジスタ８を用い、その直列入力端を外部
直列バスのデ、−タワイヤ６に接続し、このシフトレジ
スタの並列出力端を中央処理装置のデータバス７に接続
する。並列バスのクロックワイヤ１５もシフトレジスタ
８のクロック入力端１３に接続する。このシフトレジス
タ８はアドレス復号化素子１１により発生される命令ｃ
ｓ（”チップを選択する″）により動作状態にされる。 この素子１１はシフトレジスタのローディング中にアド
レスバス１４上に存在する（予め定めた）アドレスを認
識し、次に信号Ｃ８を生じるように構成する。命令コー
ドメモリ４はレジスタ８のローディング中上述したアド
レスに対応する位置に非活動命令コードを含んでいる。 従って、これらのアドレスは規則的に増分される。レジ
スタ８にデータを充填するのに必要とする数の基本サイ
クルの後、このデータの充填を停止する必要がある。こ
の目的のために、素子１６をシフトレジスタ８のクロッ
ク入力端１３と内部アドレスバスの最下位ビットワイヤ
との間に配置し、この素子を制御ワイヤを介して中央処
理装置により制御するようにする。この素子は前記のク
ロック入力端を最下位ビットワイヤから分離する作用を
する。このことを図中スイッチにより記号化して示して
いるが、この目的のためにワイヤ１７上の命令を受けた
後にクロックワイヤ１５にワイヤ５上の信号を再生せし
めたり生ぜしめないようにしうる限り、他の形態のもの
をとることができる。このような命令を生せしめるため
に、読取専用メモリ４は前述した非活動命令コードの後
に、ワイヤ１７に接続されたポート１８上にクロックを
停止せしめるための適切な値を配置するコードを含んで
いる。この場合、読取専用メモリ４は中央処理装置１に
よりレジスタ８の並列読出しを行なうようにするコード
を含んでいる。このシーケンスを図２のラインＤ及びＥ
に示しである。ラインＤでは縦線が各基本サイクルの開
始時を示し、ラインＥはワイヤ１５上のクロックを示す
。ラインＤ上には各サイクル中に行われる命令を示して
いる。すなわちＩＩｒｐＩＩが″ポートを読取る″（非
活動命令コードであるが、この命令中クロック信号が遷
移する為にレジスタ８によりワイヤ６上にビットが読出
される）を意味し、ｓｐ″が“ポートをセットする″（
クロックを停止させるように素子１６を制御するために
ポート１８上に所望の値を与える）を意味し、ｌＩｒ１
ＩＩがパラッチ回路を読取る°″ （すなわちレジス
タ８の内容を並列に読取る）を意味する。 ［００２２］ 各基本サイクルでは、中央処理装置（８０３１型のマイ
クロプロセッサの場合）がメモリ４から２つのワードを
順次に読取る、すなわちアドレスを２つのステップ毎に
増分させる。この理由で、１バイトのみの非活動コード
を用いる場合には、アドレスの値を次のサイクルのため
にステップバックする必要があり、これによりアドレス
バスの最下位ビットワード上の０／１状態のシーケンス
に妨害を及ぼす。この理由で、２バイトより成る命令コ
ード、例えば″ルジスタをロードする″コード、 ゛関
係飛越しする″コード又は゛′ポートを読取る″コード
を選択する必要があり、これらは実行すべき命令の内容
の関係で中央処理装置に対しては非活動命令とみなすこ
とができる。命令コードの読出し中のアドレス増分を１
ステツプ毎に行なう他のマイクロプロセッサの場合には
、Ｎ０Ｐ（Ｎｏ ０Ｐｅｒａｔｉｏｎ；無動作命令）を
用いることができる。 ［００２３］ このような装置は特に、アドレスにアドレスバスのすべ
てのワイヤを必要としない記憶レジスタを伝送データに
対して用いる場合に有利に用いることができる。この場
合、ワイヤ１５のクロックを発生させるためにアドレス
バス上に存在するアドレスをも記憶レジスタをアドレス
するために少なくとも部分的に用いる。外部バスで送る
べきワードがしばしば同じになり、且つ中央処理装置が
伝送のためのマスク装置として動作している場合には上
述した利点が特に著しいものとなる
の図面には本発明を理解する上で重要な素子のみを示し
た。図１のシステムの中央処理装置１はレジスタ、クロ
ック、プログラムカウンタ及び演算装置のような通常の
論理素子（図示せず）を有している。ＲＯＭと称される
読取専用メモリ４はプログラム命令コードを有しており
、各サイクルで増分されるアドレスがこの読取専用メモ
リに供給され、その都度この読取専用メモリからコード
が読出され、そのシーケンスが原理的に図１のシステム
が実行するプログラムを構成する。 ここで述べる実施例は、中央処理装置（マイクロプロセ
ッサ）１がこの場合８ビツトのデータとアドレスとを交
互に送る混合バス７を用いている種類のもの（例えば８
０３１型のマイクロプロセッサ）であるという点で幾分
特別なものである。 その理由で、このバス７は、ある瞬時にアドレスを記憶
する目的のラッチ回路と称する回路２に接続れ、このラ
ッチ回路２が、読出専用メモリ４のアドレス入力端に接
続されているバス３にこのアドレスを生ぜしめる。混合
バス７はアドレスのうち８つの下位ビット（最下位から
８つのビット）のみを送り、従ってマイクロプロセッサ
１は８つの上位ビット（最上位から８つのビット）のた
めの他のバス１４を用いる。 ［００１３］ データ及びアドレスのためのそれぞれ別々の２つのバス
があった場合でも、本でき、特に、図１で破線９の内側
に設ける素子を全体的に考慮する場合、これら素子が、
バス７を８ビツトデータバスとしバス３及び１４が１６
ビツトアドレスバスを構成している２つのバスを有する
システムを表わすようにしうる。 ［００１４］ データ転送のための中央処理装置のポート１２には単線
接続ライン６が接続されている。この接続ライン６は外
部バスのデータワイヤ（”ｄａｔａ” ）であり、外部
バスのクロックワイヤ（”ｅｌｋ”）を１５で示す。２
本のワイヤ１５及び６は外部直列バスを構成し、周辺装
置１０に接続されている。 ［００１５］ 従来技術では、このクロックワイヤ１５は中央処理装置
のポートの１つに接続されており、このような構成を用
いるようにするために、−クロックワイヤ１５に接続さ
れたポートをＯにセットする（“ポートをクリアする°
゛） −データワイヤ６に接続されたポート上にデータを設定
する（パポートをセットする″又は゛ポートをクリアす
る″）−クロックワイヤ１５に接続したポートを１にセ
ットする（パポートをセットする ） 一データワイヤ６に接続されたポート上にデータを設定
する（″ポートをセットするパ又は“ポートをクリアす
る″）−以下同様にする； のような機械語命令のシーケンスを用いている。 ［００１６］ このようなシーケンスはワイヤ１５上のクロックの半周
期当り最少で３又は４基本サイクルの間続けられ、従っ
て８０３１型のマイクロプロセッサを用いた場合でもク
ロック周波数は最大で２００キロビット／秒となる。 ［００１７］ 本発明によれば、外部直列バスのクロックワイヤ１５を
システムアドレスバスの最下位ビットワイヤに接続する
。この場合、ワイヤ５をアドレスバス３の最下位ビット
ワイヤに接続し、ワイヤ１５を、後に説明する機能を有
し短絡回路に等価であると仮定する素子１６によりこの
ワイヤ５に接続する。 ［００１８］ コードを実行する度にその実行後にのみ次のアドレスが
バス３上に現れる。−般的には、メモリ４中に存在する
種々の命令コードの実行時間は可変であり、この理由で
アドレスバスの最下位ビットワイヤは１及びＯ状態を不
規則的なリズムで送る。しかし、この問題は本例の場合
生じない。その理由は、ポート１２上にデータの値を設
定するために、その都度命令コードメモリが、命令動作
中アドレスバス上に存在するアドレスに対応する位置に
、外部データワイヤ６上にデータの値を設定するための
命令コードを含んでいる為である。ここで説明する分野
は、予め分っている所定の値を直列バスを介して周辺装
置に送るために準備され同じプログラムステップに対し
常に同じとなる固定プログラムに基づいて装置を制御す
ることに関するものである。従って、対応するシーケン
スが読出専用メモリに書込まれている。 ［００１９］ このようなシーケンス中、命令コードは常に同じ特性で
あり、各命令には常に同じ時間を要する。例えば、パイ
）１１１００１１０を伝送する場合、順次の命令コード
は、最初のビットが最下位ビットであると仮定して、
“ポートをクリアする′°°゛ポートをセットする″″
ポートセットする°° ゛ポートをクリアする″“ポ
ートをクリアする″ “ポートをセットする″゛′′
ポートットする°“′ポートをセットする′となる。従
って、 “ポートをセットする″又は゛′ポートをクリ
アする′の命令の実行中、最下位ビットアドレスワイヤ
は論理値Ｏ及び１の値をとる。すなわち、これらの値は
、マイクロプロセッサのポート上にクロック信号値を設
定する必要なく、クロックを構成する。従って、１つの
基本サイクル当り１つのデータを伝送することができ、
８０３１型のマイクロプロセッサによって１メガバイト
／秒の周波数を得ることができる。 ［００２０１ このようなシーケンス中に存在する信号を図２に示す。 ラインＡでは縦線が各基本サイクルの開始時を示し、各
サイクル中に実行される命令を″′ポートをクリアする
°に対し、 “Ｃ１″で又はパポートをセットする°′
に対七″Ｓｔ″で示し、ラインＢはワイヤ５及び１５上
の信号を示し、８０３１型の中央処理装置の各基本サイ
クルでこの中央処理装置がメモリ４から２つのワードを
順次に読出し、すなわちアドレスが２つのステップ毎に
増分され、この為にアドレスノくスの最下位ビットワイ
ヤカミ値“１″及び“′Ｏ″を順次にとり、ラインＣは
ｃｌ”及び″Ｓ七″命令からそれぞれ得られるポート１
２及びワイヤ６上の信号を示す。 ［００２１］ 周辺装置１０からデータを読取るためには同じ手順を用
いることができなＸ／）。すなわち、ポート上に“１′
”を設定する（“′ポートをセットする″）か又はポー
トを“０１１に設定する（゛ポートをクリアする″）順
次の命令コードをワイヤ６上に存在する値を読取る（“
ポートを読取る″）コードと置き換えた場合、各命令サ
イクルは前のサイクル中に獲得したビットを消去し、２
つの順次の読取りコード間で記憶を行なう必要があり、
これにより命令動作を遅くする。この問題を解決するた
めに、シフトレジスタ８を用い、その直列入力端を外部
直列バスのデ、−タワイヤ６に接続し、このシフトレジ
スタの並列出力端を中央処理装置のデータバス７に接続
する。並列バスのクロックワイヤ１５もシフトレジスタ
８のクロック入力端１３に接続する。このシフトレジス
タ８はアドレス復号化素子１１により発生される命令ｃ
ｓ（”チップを選択する″）により動作状態にされる。 この素子１１はシフトレジスタのローディング中にアド
レスバス１４上に存在する（予め定めた）アドレスを認
識し、次に信号Ｃ８を生じるように構成する。命令コー
ドメモリ４はレジスタ８のローディング中上述したアド
レスに対応する位置に非活動命令コードを含んでいる。 従って、これらのアドレスは規則的に増分される。レジ
スタ８にデータを充填するのに必要とする数の基本サイ
クルの後、このデータの充填を停止する必要がある。こ
の目的のために、素子１６をシフトレジスタ８のクロッ
ク入力端１３と内部アドレスバスの最下位ビットワイヤ
との間に配置し、この素子を制御ワイヤを介して中央処
理装置により制御するようにする。この素子は前記のク
ロック入力端を最下位ビットワイヤから分離する作用を
する。このことを図中スイッチにより記号化して示して
いるが、この目的のためにワイヤ１７上の命令を受けた
後にクロックワイヤ１５にワイヤ５上の信号を再生せし
めたり生ぜしめないようにしうる限り、他の形態のもの
をとることができる。このような命令を生せしめるため
に、読取専用メモリ４は前述した非活動命令コードの後
に、ワイヤ１７に接続されたポート１８上にクロックを
停止せしめるための適切な値を配置するコードを含んで
いる。この場合、読取専用メモリ４は中央処理装置１に
よりレジスタ８の並列読出しを行なうようにするコード
を含んでいる。このシーケンスを図２のラインＤ及びＥ
に示しである。ラインＤでは縦線が各基本サイクルの開
始時を示し、ラインＥはワイヤ１５上のクロックを示す
。ラインＤ上には各サイクル中に行われる命令を示して
いる。すなわちＩＩｒｐＩＩが″ポートを読取る″（非
活動命令コードであるが、この命令中クロック信号が遷
移する為にレジスタ８によりワイヤ６上にビットが読出
される）を意味し、ｓｐ″が“ポートをセットする″（
クロックを停止させるように素子１６を制御するために
ポート１８上に所望の値を与える）を意味し、ｌＩｒ１
ＩＩがパラッチ回路を読取る°″ （すなわちレジス
タ８の内容を並列に読取る）を意味する。 ［００２２］ 各基本サイクルでは、中央処理装置（８０３１型のマイ
クロプロセッサの場合）がメモリ４から２つのワードを
順次に読取る、すなわちアドレスを２つのステップ毎に
増分させる。この理由で、１バイトのみの非活動コード
を用いる場合には、アドレスの値を次のサイクルのため
にステップバックする必要があり、これによりアドレス
バスの最下位ビットワード上の０／１状態のシーケンス
に妨害を及ぼす。この理由で、２バイトより成る命令コ
ード、例えば″ルジスタをロードする″コード、 ゛関
係飛越しする″コード又は゛′ポートを読取る″コード
を選択する必要があり、これらは実行すべき命令の内容
の関係で中央処理装置に対しては非活動命令とみなすこ
とができる。命令コードの読出し中のアドレス増分を１
ステツプ毎に行なう他のマイクロプロセッサの場合には
、Ｎ０Ｐ（Ｎｏ ０Ｐｅｒａｔｉｏｎ；無動作命令）を
用いることができる。 ［００２３］ このような装置は特に、アドレスにアドレスバスのすべ
てのワイヤを必要としない記憶レジスタを伝送データに
対して用いる場合に有利に用いることができる。この場
合、ワイヤ１５のクロックを発生させるためにアドレス
バス上に存在するアドレスをも記憶レジスタをアドレス
するために少なくとも部分的に用いる。外部バスで送る
べきワードがしばしば同じになり、且つ中央処理装置が
伝送のためのマスク装置として動作している場合には上
述した利点が特に著しいものとなる
【図１】
本発明による装置を具えたシステムの構成を示すブロッ
ク線図である。
ク線図である。
【図２】
バス上の、書込み命令又は読出し命令中のシステムの信
号を示す説明図である
号を示す説明図である
中央処理装置
ラッチ回路
７．１４ バス
読出専用メモリ
単線接続ライン（データワイヤ）
シフトレジスタ
周辺装置
アドレス復号化素子
クロック入力端
クロックワイヤ
図面
【図２】
Claims (8)
- 【請求項１】中央処理装置及び命令コードメモリに接続
された内部アドレスバス及び内部データバスを有する前
記中央処理装置が設けられたマイクロプロセッサシステ
ムで、少なくとも、１つのクロックワイヤ及び１つのデ
ータワイヤを有する直列型の外部バスに対するクロック
を生じるクロック装置において、外部バスの前記クロッ
クワイヤが内部アドレスバスの最下位ビットワイヤに接
続されいることを特徴とするクロック装置。 - 【請求項２】外部バス上にデータを出力する請求項１に
記載のクロック装置において、外部バスのデータワイヤ
が中央処理装置のポートに接続されていることを特徴と
するクロツク装置。 - 【請求項３】請求項２に記載のクロック装置において、
前記の命令コードメモリが、直列型の外部バス上での書
込み命令中内部アドレスバス上に存在するアドレスに対
応する位置に、中央処理装置の前記のポート上にデータ
の値を設定するための命令コードを含んでいることを特
徴とするクロック装置。 - 【請求項４】請求項１に記載のクロック装置において、
直列型の外部バスのデータワイヤと内部データバスとの
間に、この内部データバス上に並列にデータを入れるた
めのシフトレジスタが設けられ、このシフトレジスタの
クロック入力端が内部アドレスバスの最下位ビットワイ
ヤに接続されていることを特徴とするクロック装置。 - 【請求項５】請求項４に記載のクロック装置において、
シフトレジタのクロック入力端と内部アドレスバスの最
下位ビットワイヤとの間に、要求時に前記のクロック入
力端を前記の最下位ビットワイヤから分離させる素子が
挿入されていることを特徴とするクロック装置。 - 【請求項６】請求項４に記載のクロック装置において、
このクロック装置にアドレスデコーダが設けられ、この
アドレスデコーダの入力端が前記マイクロプロセッサシ
ステムのアドレスバスに接続され、このアドレスデコー
ダにより、このマイクロプロセッサシステムのアドレス
バス上に１つ又はそれ以上の特定のアドレスが存在する
場合に前記のシフトレジスタを動作状態にするようにな
っていることを特徴とするクロック装置。 - 【請求項７】請求項４に記載のクロック装置において、
前記の命令コードメモリが、シフトレジスタにデータを
充填する動作中内部アドレスバスに存在するアドレスに
対応する位置に、外部バスで行われる命令に対する非活
動命令を含んでいることを特徴とするクロック装置。 - 【請求項８】請求項１〜７のいずれか一項に記載のクロ
ック装置を具えることを特徴とするマイクロプロセッサ
システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8916041A FR2655441A1 (fr) | 1989-12-05 | 1989-12-05 | Dispositif d'horloge pour bus serie. |
| FR8916041 | 1989-12-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04101263A true JPH04101263A (ja) | 1992-04-02 |
Family
ID=9388157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2404674A Pending JPH04101263A (ja) | 1989-12-05 | 1990-12-05 | クロック装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5175846A (ja) |
| EP (1) | EP0431683B1 (ja) |
| JP (1) | JPH04101263A (ja) |
| KR (1) | KR910013712A (ja) |
| DE (1) | DE69022183T2 (ja) |
| FR (1) | FR2655441A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5857085A (en) * | 1996-11-13 | 1999-01-05 | Cypress Semiconductor Corporation | Interface device for XT/AT system devices on high speed local bus |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4570215A (en) * | 1982-01-08 | 1986-02-11 | Omron Tateisi Electronics Co. | Input/output device for programmable controller |
| DE3751609T2 (de) * | 1986-09-01 | 1996-07-04 | Nippon Electric Co | Datenprozessor mit Hochgeschwindigkeitsdatenübertragung. |
-
1989
- 1989-12-05 FR FR8916041A patent/FR2655441A1/fr active Pending
-
1990
- 1990-11-30 EP EP90203156A patent/EP0431683B1/fr not_active Expired - Lifetime
- 1990-11-30 DE DE69022183T patent/DE69022183T2/de not_active Expired - Fee Related
- 1990-12-05 KR KR1019900019886A patent/KR910013712A/ko not_active Abandoned
- 1990-12-05 US US07/622,662 patent/US5175846A/en not_active Expired - Fee Related
- 1990-12-05 JP JP2404674A patent/JPH04101263A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| DE69022183T2 (de) | 1996-04-18 |
| FR2655441A1 (fr) | 1991-06-07 |
| EP0431683A1 (fr) | 1991-06-12 |
| EP0431683B1 (fr) | 1995-09-06 |
| US5175846A (en) | 1992-12-29 |
| DE69022183D1 (de) | 1995-10-12 |
| KR910013712A (ko) | 1991-08-08 |
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