JPH0758736B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0758736B2 JPH0758736B2 JP4058161A JP5816192A JPH0758736B2 JP H0758736 B2 JPH0758736 B2 JP H0758736B2 JP 4058161 A JP4058161 A JP 4058161A JP 5816192 A JP5816192 A JP 5816192A JP H0758736 B2 JPH0758736 B2 JP H0758736B2
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- JP
- Japan
- Prior art keywords
- resistor
- input terminal
- width
- polycrystalline silicon
- input
- Prior art date
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- Expired - Lifetime
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特に入力保
護回路に関するものである。
護回路に関するものである。
【０００２】
【従来の技術】ＭＯＳＩＣの静電気等の過大サージによ
る破壊現象は、その開発当初からの問題であったため、
これまでに各種の対策が提案され、改良の手が加えられ
てきた。
る破壊現象は、その開発当初からの問題であったため、
これまでに各種の対策が提案され、改良の手が加えられ
てきた。
【０００３】従来の相補型絶縁ゲート半導体集積装置
（以下Ｃ−ＭＯＳＩＣと略す）の入出力端子における代
表的な破壊保護回路は、図１に示す如く、ボンディング
パット１に入った信号が、保護抵抗２、クランプ保護ダ
イオード３に電位を与えたのち、Ｃ−ＭＯＳＩＣの入力
ゲート４に伝えられる回路になっており、その保護抵抗
２は、図２（ａ）に示す如く、Ｎ型半導体１０１中に設
けられた。該半導体基板１０１の導電型とは異なる導電
型、即ちＰ型拡散層１０２によって形成されるか、図２
（ｂ）に示す如く、半導体基板１０１の表面上にゲート
酸化膜以外の絶縁酸化膜（以下フィールド酸化膜と呼
ぶ）１０３を形成させ、次いで、フィールド酸化膜１０
３の表面上に多結晶シリコン層１０５を設けることによ
って、上記保護抵抗２が得られている。
（以下Ｃ−ＭＯＳＩＣと略す）の入出力端子における代
表的な破壊保護回路は、図１に示す如く、ボンディング
パット１に入った信号が、保護抵抗２、クランプ保護ダ
イオード３に電位を与えたのち、Ｃ−ＭＯＳＩＣの入力
ゲート４に伝えられる回路になっており、その保護抵抗
２は、図２（ａ）に示す如く、Ｎ型半導体１０１中に設
けられた。該半導体基板１０１の導電型とは異なる導電
型、即ちＰ型拡散層１０２によって形成されるか、図２
（ｂ）に示す如く、半導体基板１０１の表面上にゲート
酸化膜以外の絶縁酸化膜（以下フィールド酸化膜と呼
ぶ）１０３を形成させ、次いで、フィールド酸化膜１０
３の表面上に多結晶シリコン層１０５を設けることによ
って、上記保護抵抗２が得られている。
【０００４】
【発明が解決しようとする課題】ところが、現在の様に
ＭＯＳＩＣの集積密度が一段と高まると、従来の対策を
そのまま上記ＭＯＳＩＣに用いることは、ＭＯＳ型電界
効果トランジスタのフィールド酸化膜の静電気破壊や、
ＭＯＳＩＣ内に必然的に存在してしまう、寄生サイリス
ターのターンオン現象（以下ラッチアップ現象と呼ぶ）
を招く結果になる。
ＭＯＳＩＣの集積密度が一段と高まると、従来の対策を
そのまま上記ＭＯＳＩＣに用いることは、ＭＯＳ型電界
効果トランジスタのフィールド酸化膜の静電気破壊や、
ＭＯＳＩＣ内に必然的に存在してしまう、寄生サイリス
ターのターンオン現象（以下ラッチアップ現象と呼ぶ）
を招く結果になる。
【０００５】つまり、この様な構造によって静電気等の
破壊耐量は向上してきたが、上記でも説明した様に、Ｍ
ＯＳＩＣが高集積化されると、Ｐ型拡散層１０２による
保護抵抗２の形成は、Ｃ−ＭＯＳＩＣ特有のラッチアッ
プ現象を引き起こし易くするという欠点を有している。
ところで、このラッチアップ現象は、従来の半導体装
置、例えば、特公昭５５−２９１３９号公報の明細書に
示されている如く、半導体基板中に高濃度拡散層を設け
た構造で半導体基板の電位勾配をなくし、かつＭＯＳ型
電界効果トランジスタのマスク上のレイアウトを変更す
ることによって、寄生サイリスタ特性を劣化させて、生
じにくくすることが可能であるが、高集積度のＭＯＳＩ
Ｃにおいては、更に上記Ｐ+ 拡散層１０２に代わり、保
護抵抗として多結晶シリコン層１０５を採用するのが望
ましい。しかるに該多結晶シリコン層１０５による高抵
抗値の、即ち、多結晶シリコン長Ｌ／多結晶シリコン幅
Ｗの値が大きい保護抵抗を設けると、ボンディングパッ
ド１に加わった静電気等による過大電圧が、保護抵抗２
を通じて中和されるのに要する時間は長くなり、フィー
ルド酸化膜１０３の破壊をもたらすという問題点を有す
る。また、ＭＯＳＩＣの集積密度が進行するにつれ、多
結晶シリコン１０５に入力する電流量も相対的に増加
し、その結果、フィールド酸化膜１０３の破壊等の信頼
性へ悪影響を与えるという問題点が生じる。即ち、保護
抵抗は、ボンディングパッド１にかかった静電気等によ
る過大サージ電圧を徐々にＭＯＳ型電界効果トランジス
タ及び破壊防止用素子を有する内部回路側に逃がすこと
により、ＭＯＳ型電界効果トランジスタの破壊を防止す
る役割を持つものである。この点だけに着目すれば、保
護抵抗の抵抗値は、高いほど保護性能は良い。しかしな
がら、保護抵抗の抵抗値が高いと、いつまでもボンディ
ングパッド付近に過大サージ電圧がかかった状態が続く
ので、逆に半導体装置のフィールド絶縁膜の絶縁膜破壊
を引き起こし易くなる。
破壊耐量は向上してきたが、上記でも説明した様に、Ｍ
ＯＳＩＣが高集積化されると、Ｐ型拡散層１０２による
保護抵抗２の形成は、Ｃ−ＭＯＳＩＣ特有のラッチアッ
プ現象を引き起こし易くするという欠点を有している。
ところで、このラッチアップ現象は、従来の半導体装
置、例えば、特公昭５５−２９１３９号公報の明細書に
示されている如く、半導体基板中に高濃度拡散層を設け
た構造で半導体基板の電位勾配をなくし、かつＭＯＳ型
電界効果トランジスタのマスク上のレイアウトを変更す
ることによって、寄生サイリスタ特性を劣化させて、生
じにくくすることが可能であるが、高集積度のＭＯＳＩ
Ｃにおいては、更に上記Ｐ+ 拡散層１０２に代わり、保
護抵抗として多結晶シリコン層１０５を採用するのが望
ましい。しかるに該多結晶シリコン層１０５による高抵
抗値の、即ち、多結晶シリコン長Ｌ／多結晶シリコン幅
Ｗの値が大きい保護抵抗を設けると、ボンディングパッ
ド１に加わった静電気等による過大電圧が、保護抵抗２
を通じて中和されるのに要する時間は長くなり、フィー
ルド酸化膜１０３の破壊をもたらすという問題点を有す
る。また、ＭＯＳＩＣの集積密度が進行するにつれ、多
結晶シリコン１０５に入力する電流量も相対的に増加
し、その結果、フィールド酸化膜１０３の破壊等の信頼
性へ悪影響を与えるという問題点が生じる。即ち、保護
抵抗は、ボンディングパッド１にかかった静電気等によ
る過大サージ電圧を徐々にＭＯＳ型電界効果トランジス
タ及び破壊防止用素子を有する内部回路側に逃がすこと
により、ＭＯＳ型電界効果トランジスタの破壊を防止す
る役割を持つものである。この点だけに着目すれば、保
護抵抗の抵抗値は、高いほど保護性能は良い。しかしな
がら、保護抵抗の抵抗値が高いと、いつまでもボンディ
ングパッド付近に過大サージ電圧がかかった状態が続く
ので、逆に半導体装置のフィールド絶縁膜の絶縁膜破壊
を引き起こし易くなる。
【０００６】そこで本発明はこのような問題点を解決す
るもので、その目的とするところは、入出力端子と破壊
防止用素子を接続する多結晶シリコン層の長さＬ及び幅
Ｗの比を改良したものである。即ち、信号用入出力端子
であるボンディングパッドと破壊防止用素子とを、多結
晶シリコン層を有する保護抵抗を用いて電気的に接続
し、該多結晶シリコン層の信号伝播方向の長さＬと、直
交する幅Ｗの比Ｌ／Ｗを５以下にして、静電気や、定格
以上の高電圧による半導体装置の破壊に対する耐量を改
善し、また入力端子如きボンディングパッドの幅と比較
して抵抗体となる多結晶シリコン層の幅を小さくするこ
とにより、多結晶シリコンに入力する電流量を制限する
ことができ、入力保護性能の向上を図りつつ、高密度化
に対応する構成にするものである。
るもので、その目的とするところは、入出力端子と破壊
防止用素子を接続する多結晶シリコン層の長さＬ及び幅
Ｗの比を改良したものである。即ち、信号用入出力端子
であるボンディングパッドと破壊防止用素子とを、多結
晶シリコン層を有する保護抵抗を用いて電気的に接続
し、該多結晶シリコン層の信号伝播方向の長さＬと、直
交する幅Ｗの比Ｌ／Ｗを５以下にして、静電気や、定格
以上の高電圧による半導体装置の破壊に対する耐量を改
善し、また入力端子如きボンディングパッドの幅と比較
して抵抗体となる多結晶シリコン層の幅を小さくするこ
とにより、多結晶シリコンに入力する電流量を制限する
ことができ、入力保護性能の向上を図りつつ、高密度化
に対応する構成にするものである。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上方に設けられた入力端子、前記入力端子側
に設けられた第１コンタクトと破壊防止用素子側に設け
られた第２コンタクトとに挟まれた多結晶シリコン層の
電気的信号伝播方向に沿った長さに対する電気的信号伝
播方向と直交する幅の比が、５以下であり、かつ前記入
力端子の端子幅に比べて小なる幅を有する抵抗体、前記
入力端子と前記抵抗体とを前記第１コンタクトを介して
電気的に接続する第１導電配線、前記抵抗体と破壊防止
用素子とを前記第２コンタクトを介して電気的に接続す
る第２導電配線を有することを特徴とする。
半導体基板上方に設けられた入力端子、前記入力端子側
に設けられた第１コンタクトと破壊防止用素子側に設け
られた第２コンタクトとに挟まれた多結晶シリコン層の
電気的信号伝播方向に沿った長さに対する電気的信号伝
播方向と直交する幅の比が、５以下であり、かつ前記入
力端子の端子幅に比べて小なる幅を有する抵抗体、前記
入力端子と前記抵抗体とを前記第１コンタクトを介して
電気的に接続する第１導電配線、前記抵抗体と破壊防止
用素子とを前記第２コンタクトを介して電気的に接続す
る第２導電配線を有することを特徴とする。
【０００８】
【実施例】本発明の実施例について図３を用いて説明す
る。
る。
【０００９】本発明は、図３に示す如く、半導体基板１
０１上方にボンディングパッド１を設け、これを入力端
子とする。アルミ配線１０４により多結晶シリコン１０
５とを隣接して接続する。この多結晶シリコン１０５は
本入力保護回路の抵抗体となる。多結晶シリコン１０５
の長さＬと幅Ｗの比Ｌ／Ｗを５以下にして、更に入力端
子１の幅より多結晶シリコン１０５の幅を小さくする。
これは、ラッチアップ現象を避けつつ、過大入力電圧に
よるフィールド酸化膜の破壊という欠点を除去せしめた
ものである。また入力端子となるボンディングパッド１
の幅より抵抗体となる多結晶シリコン１０５の幅を小さ
くすることにより、多結晶シリコンに入力する電流量を
ボンディングパッド側において制御し、絶縁膜の過大電
圧からの保護に寄与することができる。更に、ボンディ
ングパッド１がたとえ小さくなってもそれに伴って抵抗
体の幅も小さくすることにより、高集積化を図ることが
できる。更に多結晶シリコン１０５とクランプ保護ダイ
オード３とをアルミ配線１０４にて隣接するように接続
し、更にＭＯＳＩＣの入力ゲートに接続する端子にアル
ミ配線により接続する。このとき、クランプ保護ダイオ
ードに隣接して入力ゲートを設けている。また、ボンデ
ィングパッド１と多結晶シリコンを接続するアルミ配線
１０４の幅に比べて、クランプ保護ダイオードとＭＯＳ
ＩＣの入力ゲートに接続する端子とを接続するアルミ配
線の幅の方が細くなるようにする。本実施例のようにＬ
／Ｗ＝５以下のような多結晶シリコンを用いた保護回路
と、従来の様に、Ｌ／Ｗを大きくとったものと比較する
と、例えば、多結晶シリコンのＬ／Ｗを１０とした時、
入力端子と半導体基板間に４００から５００ボルトの電
圧が瞬間的に加わっただけで、ボンディングパッド１か
らの接続用アルミ配線１０４と多結晶シリコン１０５と
のコンタクト部１０７において、容易にフィールド酸化
膜が破壊したのに対し、Ｌ／Ｗ＝５での同条件では、フ
ィールド酸化膜破壊は全く出現せず、また、ラッチアッ
プ耐量はＬ／Ｗ＝１０のそれと同水準であった。尚、本
実施例の抵抗体の多結晶シリコン１０５の膜厚は、４５
００Åであり、シート抵抗は、１０Ω／□である。
０１上方にボンディングパッド１を設け、これを入力端
子とする。アルミ配線１０４により多結晶シリコン１０
５とを隣接して接続する。この多結晶シリコン１０５は
本入力保護回路の抵抗体となる。多結晶シリコン１０５
の長さＬと幅Ｗの比Ｌ／Ｗを５以下にして、更に入力端
子１の幅より多結晶シリコン１０５の幅を小さくする。
これは、ラッチアップ現象を避けつつ、過大入力電圧に
よるフィールド酸化膜の破壊という欠点を除去せしめた
ものである。また入力端子となるボンディングパッド１
の幅より抵抗体となる多結晶シリコン１０５の幅を小さ
くすることにより、多結晶シリコンに入力する電流量を
ボンディングパッド側において制御し、絶縁膜の過大電
圧からの保護に寄与することができる。更に、ボンディ
ングパッド１がたとえ小さくなってもそれに伴って抵抗
体の幅も小さくすることにより、高集積化を図ることが
できる。更に多結晶シリコン１０５とクランプ保護ダイ
オード３とをアルミ配線１０４にて隣接するように接続
し、更にＭＯＳＩＣの入力ゲートに接続する端子にアル
ミ配線により接続する。このとき、クランプ保護ダイオ
ードに隣接して入力ゲートを設けている。また、ボンデ
ィングパッド１と多結晶シリコンを接続するアルミ配線
１０４の幅に比べて、クランプ保護ダイオードとＭＯＳ
ＩＣの入力ゲートに接続する端子とを接続するアルミ配
線の幅の方が細くなるようにする。本実施例のようにＬ
／Ｗ＝５以下のような多結晶シリコンを用いた保護回路
と、従来の様に、Ｌ／Ｗを大きくとったものと比較する
と、例えば、多結晶シリコンのＬ／Ｗを１０とした時、
入力端子と半導体基板間に４００から５００ボルトの電
圧が瞬間的に加わっただけで、ボンディングパッド１か
らの接続用アルミ配線１０４と多結晶シリコン１０５と
のコンタクト部１０７において、容易にフィールド酸化
膜が破壊したのに対し、Ｌ／Ｗ＝５での同条件では、フ
ィールド酸化膜破壊は全く出現せず、また、ラッチアッ
プ耐量はＬ／Ｗ＝１０のそれと同水準であった。尚、本
実施例の抵抗体の多結晶シリコン１０５の膜厚は、４５
００Åであり、シート抵抗は、１０Ω／□である。
【００１０】なお図２乃至図３において、１０６はフィ
ールド酸化膜、１０８はコンタクトホールである。
ールド酸化膜、１０８はコンタクトホールである。
【００１１】
【発明の効果】以上述べたように、本発明によれば、抵
抗体の入力端子側に設けられた第１コンタクトと破壊防
止用素子側に設けられた第２コンタクトとに挟まれた多
結晶シリコン層の電気的信号伝播方向に沿った長さに対
する電気的信号伝播方向と直交する幅の比を、５以下に
することにより、半導体装置の微細化を進める上でフィ
ールド酸化膜を薄くする際遭遇する、定格外の高い電圧
や、静電気によるフィールド酸化膜の破壊を防ぐために
十分な効果を有する。また、高集積化に伴って素子が微
細化され、ボンディングパッドも従来に比べて小さくな
り、素子の電気的な耐性も従来に比べて小さくなる。こ
のような状況においても高密度化、高信頼性が達成でき
るという効果を有する。即ち、本発明のように抵抗体の
幅を入力端子の端子幅に比べて小さくすることにより、
抵抗体の占有面積を小さくすることができ、半導体装置
の微細化が可能となるという効果を有するものである。
抗体の入力端子側に設けられた第１コンタクトと破壊防
止用素子側に設けられた第２コンタクトとに挟まれた多
結晶シリコン層の電気的信号伝播方向に沿った長さに対
する電気的信号伝播方向と直交する幅の比を、５以下に
することにより、半導体装置の微細化を進める上でフィ
ールド酸化膜を薄くする際遭遇する、定格外の高い電圧
や、静電気によるフィールド酸化膜の破壊を防ぐために
十分な効果を有する。また、高集積化に伴って素子が微
細化され、ボンディングパッドも従来に比べて小さくな
り、素子の電気的な耐性も従来に比べて小さくなる。こ
のような状況においても高密度化、高信頼性が達成でき
るという効果を有する。即ち、本発明のように抵抗体の
幅を入力端子の端子幅に比べて小さくすることにより、
抵抗体の占有面積を小さくすることができ、半導体装置
の微細化が可能となるという効果を有するものである。
【図１】従来のＣ−ＭＯＳＩＣの入力端子における破壊
保護を示す回路図。
保護を示す回路図。
【図２】従来の保護抵抗の構造を説明するための断面
図。
図。
【図３】本発明による破壊保護機構を示すパターン図。
１０１半導体基板 １０３フィールド酸化膜 １０５多結晶シリコン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 29/78 8832−4Ｍ Ｈ０１Ｌ 27/04 Ｐ 8832−4Ｍ Ｈ
Claims (1)
- 【請求項１】半導体基板上方に設けられた入力端子、前
記入力端子側に設けられた第１コンタクトと破壊防止用
素子側に設けられた第２コンタクトとに挟まれた多結晶
シリコン層の電気的信号伝播方向に沿った長さに対する
電気的信号伝播方向と直交する幅の比が、５以下であ
り、かつ前記入力端子の端子幅に比べて小なる幅を有す
る抵抗体、前記入力端子と前記抵抗体とを前記第１コン
タクトを介して電気的に接続する第１導電配線、前記抵
抗体と破壊防止用素子とを前記第２コンタクトを介して
電気的に接続する第２導電配線を有することを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4058161A JPH0758736B2 (ja) | 1992-03-16 | 1992-03-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4058161A JPH0758736B2 (ja) | 1992-03-16 | 1992-03-16 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57215277A Division JPH0658945B2 (ja) | 1982-12-07 | 1982-12-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0590521A JPH0590521A (ja) | 1993-04-09 |
| JPH0758736B2 true JPH0758736B2 (ja) | 1995-06-21 |
Family
ID=13076272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4058161A Expired - Lifetime JPH0758736B2 (ja) | 1992-03-16 | 1992-03-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758736B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7164185B1 (en) * | 2004-02-02 | 2007-01-16 | Advanced Micro Devices, Inc. | Semiconductor component and method of manufacture |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5366178A (en) * | 1976-11-26 | 1978-06-13 | Toshiba Corp | Input protecting circuit |
| JPS5376678A (en) * | 1976-12-17 | 1978-07-07 | Nec Corp | Semiconductor device |
| JPS56110267A (en) * | 1980-02-06 | 1981-09-01 | Nec Corp | Semiconductor device |
| JPS5724563A (en) * | 1980-07-21 | 1982-02-09 | Nec Corp | Semiconductor device |
| JPS57180158A (en) * | 1981-04-30 | 1982-11-06 | Nec Corp | Input protector for complementary mos integrated circuit |
-
1992
- 1992-03-16 JP JP4058161A patent/JPH0758736B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0590521A (ja) | 1993-04-09 |
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